參數(shù)資料
型號： XRT72L52
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP160
封裝： 28 X 28 MM, PLASTIC, QFP-160
文件頁數(shù)： 4/481頁
文件大?。?/td> 2636K
代理商： XRT72L52
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XRT72L52
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. P1.1.3
á
PRELIMINARY
II
T
ABLE
4: P
IN
D
ESCRIPTION
OF
THE
M
ICROPROCESSOR
I
NTERFACE
S
IGNALS
WHILE
THE
M
ICROPROCESSOR
I
N
-
TERFACE
IS
OPERATING
IN
THE
M
OTOROLA
M
ODE
..................................................................................... 44
2.3 I
NTERFACING
THE
XRT72L52 DS3/E3 F
RAMER
TO
THE
L
OCAL
μC/μP
VIA
THE
M
ICROPROCESSOR
I
NTERFACE
B
LOCK
44
2.3.1 Interfacing the XRT72L52 DS3/E3 Framer to the Microprocessor over an 8 bit wide bi-directional Data Bus
44
2.3.2 Data Access Modes ................................................................................................................................ 45
Figure 25. Behavior of Microprocessor Interface signals during an Intel-type Programmed I/O Read Oper-
ation ....................................................................................................................................................... 46
Figure 26. Behavior of the Microprocessor Interface Signals, during an Intel-type Programmed I/O Write
Operation ............................................................................................................................................... 47
Figure 27. Illustration of the Behavior of Microprocessor Interface signals, during a Motorola-type Pro-
grammed I/O Read Operation ............................................................................................................... 48
Figure 28. Illustration of the Behavior of the Microprocessor Interface signal, during a Motorola-type Pro-
grammed I/O Write Operation ............................................................................................................... 49
Figure 29. Behavior of the Microprocessor Interface Signals, during the Initial Read Operation of a Burst
Cycle (Intel Type Processor) ................................................................................................................. 50
Figure 30. Behavior of the Microprocessor Interface Signals, during subsequent Read Operations within
the Burst I/O Cycle ................................................................................................................................ 51
Figure 31. Behavior of the Microprocessor Interface signals, during the Initial Write Operation of a Burst
Cycle (Intel-type Processor) .................................................................................................................. 53
Figure 32. Behavior of the Microprocessor Interface Signals, during subsequent Write Operations within
the Burst I/O Cycle ................................................................................................................................ 54
Figure 33. Behavior of the Microprocessor Interface Signals, during the Initial Read Operation of a Burst
Cycle (Motorola Type Processor) .......................................................................................................... 55
Figure 34. Behavior the Microprocessor Interface Signals, during subsequent Read Operations within the
Burst I/O Cycle (Motorola-type μC/μP) .................................................................................................. 56
Figure 35. Behavior of the Microprocessor Interface signals, during the Initial Write Operation of a Burst
Cycle (Motorola-type Processor) ........................................................................................................... 57
Figure 36. Behavior of the Microprocessor Interface Signals, during subsequent Write Operations with the
Burst I/O Cycle (Motorola-type μC/μP) .................................................................................................. 58
2.4 O
N
-C
HIP
R
EGISTER
O
RGANIZATION
...................................................................................................................... 58
2.4.1 Framer Register Addressing .................................................................................................................... 58
T
ABLE
5: R
EGISTER
A
DDRESSING
OF
THE
F
RAMER
P
ROGRAMMER
R
EGISTERS
......................................... 59
2.4.2 Framer Register Description .................................................................................................................... 62
P
ART
N
UMBER
R
EGISTER
(A
DDRESS
= 0
X
02) .......................................................................................... 65
V
ERSION
N
UMBER
R
EGISTER
(A
DDRESS
= 0
X
03) ..................................................................................... 65
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ........................................................................ 65
B
LOCK
I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
05) ........................................................................ 66
TEST R
EGISTER
(A
DDRESS
= 0
X
0C) ....................................................................................................... 67
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10) ........................................................... 68
R
X
DS3 S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
11) ........................................................................................ 69
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) ....................................................................... 70
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) ....................................................................... 71
R
X
DS3 SYNC D
ETECT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
14) ................................................................ 73
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) ............................................... 73
R
X
DS3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18) ........................................................................... 74
R
X
DS3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .............................................................................. 75
2.4.3 Receive E3 Framer Configuration Registers (ITU-T G.832) .................................................................... 75
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
1 (A
DDRESS
= 0
X
10) ........................................................... 76
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11) ........................................................... 77
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) .................................................................... 78
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) .................................................................... 79
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) .................................................................... 79
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) .................................................................... 81
相關(guān)PDF資料
PDF描述
XRT72L53 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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參數(shù)描述
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XRT72L52IQ 制造商:EXAR 制造商全稱:EXAR 功能描述:TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XRT72L52IQ-F 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L52IQTR-F 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L53 制造商:EXAR 制造商全稱:EXAR 功能描述:THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
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