參數(shù)資料
型號： XC4VSX35-11FFG668C
廠商： Xilinx Inc
文件頁數(shù)： 32/58頁
文件大小： 0K
描述： IC FPGA VIRTEX-4 35K 668-FCBGA
標準包裝： 1
系列： Virtex®-4 SX
LAB/CLB數(shù)： 3840
邏輯元件/單元數(shù)： 34560
RAM 位總計： 3538944
輸入/輸出數(shù)： 448
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 668-BBGA，F(xiàn)CBGA
供應商設備封裝： 668-FCBGA
配用： HW-V4-ML402-UNI-G-ND - EVALUATION PLATFORM VIRTEX-4
807-1005-ND - DAUGHTER CARD WITH VIRTEX-4
HW-AFX-FF668-400-ND - BOARD DEV VIRTEX 4 FF668
其它名稱： 122-1499
Virtex-4 FPGA Data Sheet: DC and Switching Characteristics
DS302 (v3.7) September 9, 2009
Product Specification
38
Clock Buffers and Networks
DCM and PMCD Switching Characteristics
Table 44: Global Clock Switching Characteristics (Including BUFGCTRL)
Symbol
Description
Speed Grade
Units
-12
-11
-10
TBCCCK_CE / TBCCKC_CE(1)
CE pins Setup/Hold
0.27
0.00
0.31
0.00
0.35
0.00
ns
TBCCCK_S / TBCCKC_S(1)
S pins Setup/Hold
0.27
0.00
0.31
0.00
0.35
0.00
ns
TBCCKO_O
BUFGCTRL delay
0.70
0.77
0.90
ns
Maximum Frequency
FMAX
Global clock tree
500
450
400
MHz
Notes:
1.
TBCCCK_CE and TBCCKC_CE must be satisfied to assure glitch-free operation of the global clock when switching between clocks. These parameters
do not apply to the BUFGMUX_VIRTEX4 primitive that assures glitch-free operation. The other global clock setup and hold times are optional; only
needing to be satisfied if device operation requires simulation matches on a cycle-for-cycle basis when switching between clocks.
Table 45: Operating Frequency Ranges for DCM in Maximum Speed (MS) Mode
Symbol
Description
Speed Grade
Units
-12
-11
-10
Outputs Clocks (Low Frequency Mode)
CLKOUT_FREQ_1X_LF_MS_MIN
CLK0, CLK90, CLK180, CLK270
32
MHz
CLKOUT_FREQ_1X_LF_MS_MAX
150
MHz
CLKOUT_FREQ_2X_LF_MS_MIN
CLK2X, CLK2X180
64
MHz
CLKOUT_FREQ_2X_LF_MS_MAX
300
MHz
CLKOUT_FREQ_DV_LF_MS_MIN
CLKDV
222
MHz
CLKOUT_FREQ_DV_LF_MS_MAX
100
MHz
CLKOUT_FREQ_FX_LF_MS_MIN
CLKFX, CLKFX180
32
MHz
CLKOUT_FREQ_FX_LF_MS_MAX
210
MHz
Input Clocks (Low Frequency Mode)
CLKIN_FREQ_DLL_LF_MS_MIN
CLKIN (using DLL outputs)(1,3,4,5,6)
32
MHz
CLKIN_FREQ_DLL_LF_MS_MAX
150
MHz
CLKIN_FREQ_FX_LF_MS_MIN
CLKIN (using DFS outputs only)(2,3,4)
111
MHz
CLKIN_FREQ_FX_LF_MS_MAX
210
MHz
PSCLK_FREQ_LF_MS_MIN
PSCLK
111
KHz
PSCLK_FREQ_LF_MS_MAX
500
450
400
MHz
Outputs Clocks (High Frequency Mode)
CLKOUT_FREQ_1X_HF_MS_MIN
CLK0, CLK90, CLK180, CLK270
150
MHz
CLKOUT_FREQ_1X_HF_MS_MAX
500
450
400
MHz
CLKOUT_FREQ_2X_HF_MS_MIN
CLK2X, CLK2X180
300
MHz
CLKOUT_FREQ_2X_HF_MS_MAX
500
450
400
MHz
CLKOUT_FREQ_DV_HF_MS_MIN
CLKDV
9.4
MHz
CLKOUT_FREQ_DV_HF_MS_MAX
333
300
267
MHz
相關PDF資料
PDF描述
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參數(shù)描述
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