參數(shù)資料
型號(hào)： XC3S400-5FGG320C
廠商： Xilinx Inc
文件頁(yè)數(shù)： 272/272頁(yè)
文件大小： 0K
描述： SPARTAN-3A FPGA 400K 320-FBGA
產(chǎn)品培訓(xùn)模塊： Extended Spartan 3A FPGA Family
標(biāo)準(zhǔn)包裝： 84
系列： Spartan®-3
LAB/CLB數(shù)： 896
邏輯元件/單元數(shù)： 8064
RAM 位總計(jì)： 294912
輸入/輸出數(shù)： 221
門數(shù)： 400000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 320-BGA
供應(yīng)商設(shè)備封裝： 320-FBGA（19x19）
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099 (v3.1) June 27, 2013
Product Specification
99
Configuration and JTAG Timing
X-Ref Target - Figure 36
Figure 36: Waveforms for Power-On and the Beginning of Configuration
Table 65: Power-On Timing and the Beginning of Configuration
Symbol
Description
Device
All Speed Grades
Units
Min
Max
TPOR(2)
The time from the application of VCCINT, VCCAUX, and VCCO
Bank 4 supply voltage ramps (whichever occurs last) to the
rising transition of the INIT_B pin
XC3S50
–5
ms
XC3S200
–5
ms
XC3S400
–5
ms
XC3S1000
–5
ms
XC3S1500
–7
ms
XC3S2000
–7
ms
XC3S4000
–7
ms
XC3S5000
–7
ms
TPROG
The width of the low-going pulse on the PROG_B pin
All
0.3
–
μs
TPL(2)
The time from the rising edge of the PROG_B pin to the
rising transition on the INIT_B pin
XC3S50
–2
ms
XC3S200
–2
ms
XC3S400
–2
ms
XC3S1000
–2
ms
XC3S1500
–3
ms
XC3S2000
–3
ms
XC3S4000
–3
ms
XC3S5000
–3
ms
TINIT
Minimum Low pulse width on INIT_B output
All
250
–ns
TICCK(3)
The time from the rising edge of the INIT_B pin to the
generation of the configuration clock signal at the CCLK
output pin
All
0.25
4.0
μs
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 32. This means power must be applied to all VCCINT, VCCO,
and VCCAUX lines.
2.
Power-on reset and the clearing of configuration memory occurs during this period.
3.
This specification applies only for the Master Serial and Master Parallel modes.
VCCINT
(Supply)
VCCAUX
VCCO Bank 4
PROG_B
(Output)
(Open-Drain)
(Input)
INIT_B
CCLK
DS099-3_03_120604
1.2V
2.5V
T
ICCK
T
PROG
T
PL
T
POR
1.0V
2.0V
Notes:
1.
The VCCINT, VCCAUX, and VCCO supplies may be applied in any order.
2.
The Low-going pulse on PROG_B is optional after power-on but necessary for reconfiguration without a power cycle.
3.
The rising edge of INIT_B samples the voltage levels applied to the mode pins (M0 - M2).
相關(guān)PDF資料
PDF描述
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FSM28DSEH CONN EDGECARD 56POS .156 EYELET
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參數(shù)描述
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XC3S400-5FT256C 制造商:Xilinx 功能描述:FPGA SPARTAN-3 400K GATES 8064 CELLS 725MHZ 1.2V 256FTBGA - Trays
XC3S400-5FT256I 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA Family : Complete Data Sheet
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XC3S400-5PQ208C 制造商:Xilinx 功能描述:FPGA SPARTAN-3 400K GATES 8064 CELLS 725MHZ 1.2V 208PQFP - Trays
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