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參數(shù)資料
| 型號： | XC3S1500-4FGG676I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 233/272頁 |
| 文件大?。?/td> | 0K |
| 描述： | SPARTAN-3A FPGA 1.5M STD 676FBGA |
| 產品培訓模塊： | Extended Spartan 3A FPGA Family |
| 標準包裝： | 40 |
| 系列： | Spartan®-3 |
| LAB/CLB數(shù)： | 3328 |
| 邏輯元件/單元數(shù)： | 29952 |
| RAM 位總計： | 589824 |
| 輸入/輸出數(shù)： | 487 |
| 門數(shù)： | 1500000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 676-BGA |
| 供應商設備封裝： | 676-FBGA（27x27） |
| 配用： | NANO-SPARTAN-ND - KIT NANOBOARD AND SPARTAN3 DC 807-1001-ND - DAUGHTER CARD XILINX SPARTAN 3 |
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099 (v3.1) June 27, 2013
Product Specification
63
Table 35: Recommended Operating Conditions for User I/Os Using Single-Ended Standards
Signal Standard
(IOSTANDARD)
VCCO
VREF
VIL
VIH
Min (V)
Nom (V)
Max (V)
Min (V)
Nom (V)
Max (V)
Min (V)
––
–
0.74
0.8
0.86
VREF – 0.05
VREF + 0.05
GTL_DCI
–
1.2
–
0.74
0.8
0.86
VREF – 0.05
VREF + 0.05
GTLP(3)
––
–
0.88
1
1.12
VREF – 0.1
VREF + 0.1
GTLP_DCI
–
1.5
–
0.88
1
1.12
VREF – 0.1
VREF + 0.1
HSLVDCI_15
1.4
1.5
1.6
–
0.75
–
VREF – 0.1
VREF + 0.1
HSLVDCI_18
1.7
1.8
1.9
–
0.9
–
VREF – 0.1
VREF + 0.1
HSLVDCI_25
2.3
2.5
2.7
–
1.25
–
VREF – 0.1
VREF + 0.1
HSLVDCI_33
3.0
3.3
3.465
–
1.65
–
VREF – 0.1
VREF + 0.1
HSTL_I, HSTL_I_DCI
1.4
1.5
1.6
0.68
0.75
0.9
VREF – 0.1
VREF + 0.1
HSTL_III,
HSTL_III_DCI
1.4
1.5
1.6
–
0.9
–
VREF – 0.1
VREF + 0.1
HSTL_I_18,
HSTL_I_DCI_18
1.7
1.8
1.9
0.8
0.9
1.1
VREF – 0.1
VREF + 0.1
HSTL_II_18,
HSTL_II_DCI_18
1.7
1.8
1.9
–
0.9
–
VREF – 0.1
VREF + 0.1
HSTL_III_18,
HSTL_III_DCI_18
1.7
1.8
1.9
–
1.1
–
VREF – 0.1
VREF + 0.1
LVCMOS12
1.14
1.2
1.3
–
–0.37VCCO
0.58VCCO
LVCMOS15,
LVDCI_15,
LVDCI_DV2_15
1.4
1.5
1.6
–
–0.30VCCO
0.70VCCO
LVCMOS18,
LVDCI_18,
LVDCI_DV2_18
1.7
1.8
1.9
–
–0.30VCCO
0.70VCCO
LVCMOS25(4,5),
LVDCI_25,
LVDCI_DV2_25(4)
2.3
2.5
2.7
–
–0.7
1.7
LVCMOS33,
LVDCI_33,
LVDCI_DV2_33(4)
3.0
3.3
3.465
–
–0.8
2.0
LVTTL
3.0
3.3
3.465
–
–0.8
2.0
PCI33_3(7)
3.0
3.3
3.465
–
–0.30VCCO
0.50VCCO
SSTL18_I,
SSTL18_I_DCI
1.7
1.8
1.9
0.833
0.900
0.969
VREF – 0.125
VREF + 0.125
SSTL18_II
1.7
1.8
1.9
0.833
0.900
0.969
VREF – 0.125
VREF + 0.125
SSTL2_I,
SSTL2_I_DCI
2.3
2.5
2.7
1.15
1.25
1.35
VREF – 0.15
VREF + 0.15
SSTL2_II,
SSTL2_II_DCI
2.3
2.5
2.7
1.15
1.25
1.35
VREF – 0.15
VREF + 0.15
Notes:
1.
Descriptions of the symbols used in this table are as follows:
VCCO – the supply voltage for output drivers as well as LVCMOS, LVTTL, and PCI inputs
VREF – the reference voltage for setting the input switching threshold
VIL – the input voltage that indicates a Low logic level
VIH – the input voltage that indicates a High logic level
2.
3.
Because the GTL and GTLP standards employ open-drain output buffers, VCCO lines do not supply current to the I/O circuit, rather this current is
provided using an external pull-up resistor connected from the I/O pin to a termination voltage (VTT). Nevertheless, the voltage applied to the
associated VCCO lines must always be at or above VTT and I/O pad voltages.
4.
There is approximately 100 mV of hysteresis on inputs using LVCMOS25 or LVCMOS33 standards.
5.
All dedicated pins (M0-M2, CCLK, PROG_B, DONE, HSWAP_EN, TCK, TDI, TDO, and TMS) use the LVCMOS standard and draw power from the
VCCAUX rail (2.5V). The dual-purpose configuration pins (DIN/D0, D1-D7, CS_B, RDWR_B, BUSY/DOUT, and INIT_B) use the LVCMOS standard
before the user mode. For these pins, apply 2.5V to the VCCO Bank 4 and VCCO Bank 5 rails at power-on and throughout configuration. For information
concerning the use of 3.3V signals, see 3.3V-Tolerant Configuration Interface, page 47.
6.
The Global Clock Inputs (GCLK0-GCLK7) are dual-purpose pins to which any signal standard can be assigned.
7.
For more information, see XAPP457.
相關PDF資料 |
PDF描述 |
|---|---|
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| XC3S1500-4FT256I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
| XC3S1500-4PQ208C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
| XC3S1500-4PQ208I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
| XC3S1500-4PQG208C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet |
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