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參數(shù)資料
| 型號(hào)： | XC3090A-7PC84C |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 25/76頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC LOGIC CL ARRAY 9000GAT 84PLCC |
| 產(chǎn)品變化通告： | Product Discontinuation 27/Apr/2010 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | XC3000A/L |
| LAB/CLB數(shù)： | 320 |
| RAM 位總計(jì)： | 64160 |
| 輸入/輸出數(shù)： | 70 |
| 門數(shù)： | 6000 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 84-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 84-PLCC |
| 其它名稱： | 122-1034 XC3090A-7PC84C-ND |
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R
November 9, 1998 (Version 3.1)
7-33
XC3000 Series Field Programmable Gate Arrays
7
Program Readback Switching Characteristics
Notes:
1. During Readback, CCLK frequency may not exceed 1 MHz.
2. RETRIG (M0 positive transition) shall not be done until after one clock following active I/O pins.
3. Readback should not be initiated until configuration is complete.
4. TCCLR is 5 s min to 15 s max for XC3000L.
1 TRTH
5
3
4
2
TCCL
TCCRD
TCCL
TRTCC
DONE/PROG
(OUTPUT)
X6116
RTRIG (M0)
CCLK(1)
VALID
READBACK OUTPUT
HI-Z
VALID
READBACK OUTPUT
M1 Input/
RDATA Output
Description
Symbol
Min
Max
Units
RTRIG
RTRIG High
1
TRTH
250
ns
CCLK
RTRIG setup
RDATA delay
High time
Low time
2
3
4
5
TRTCC
TCCRD
TCCHR
TCCLR
200
0.5
100
5
ns
s
Product Obsolete or Under Obsolescence
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC3064A-7PC84C | IC LOGIC CL ARRAY 6400GAT 84PLCC |
| XC3064A-7PQ160C | IC LOGIC CL ARRAY 6400GAT 160PQF |
| ASC49DRYH-S93 | CONN EDGECARD 98POS DIP .100 SLD |
| AMC44DRTI-S13 | CONN EDGECARD 88POS .100 EXTEND |
| AMC44DREI-S13 | CONN EDGECARD 88POS .100 EXTEND |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC3090A-7PC84C0090 | 制造商:Xilinx 功能描述: |
| XC3090A7PC84I | 制造商:XIL 功能描述:3090A7PC XILINX'95 |
| XC3090A-7PC84I | 制造商:XIL 功能描述:3090A7PC XILINX'95 制造商:Xilinx 功能描述: |
| XC3090A-7PC84I0100 | 制造商:Xilinx 功能描述: |
| XC3090A-7PG175C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Field Programmable Gate Arrays (XC3000A/L, XC3100A/L) |
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