參數(shù)資料
型號: VSP3000Y
英文描述: 12-Bit, 6MHz CCD/CIS SIGNAL PROCESSOR
中文描述: 12位,6MHz的防治荒漠化公約/ CIS信號處理器
文件頁數(shù): 5/13頁
文件大小: 145K
代理商: VSP3000Y
5
VSP3000
TIMING SPECIFICATIONS
Timing Specifications = t
MIN
to t
MAX
with +5V power supply.
SYMBOL
PARAMETER
MIN
TYP
MAX
UNITS
Clock Parameters
t
CK1AP
t
CK1BP
t
CK1A
t
CK1B
t
CK2A
t
CK2B
t
CCK
t
CKP
S
t
CK12A
t
CK12B
t
CK21A
t
CK21B
CNV
t
ST
t
SET
t
ADCCK2
t
ADCCK1
3-Channel Conversion Rate
1-Channel Conversion Rate
CK1 Pulse Width
CK1 Pulse Width
CK2 Pulse Width
CK2 Pulse Width
ADCCK Pulse Width
ADCCK Period
Sampling Delay
CK1 Falling Edge to CK2 Rising Edge
CK1 Falling Edge to CK2 Rising Edge
CK2 Falling Edge to CK1 Rising Edge
CK2 Falling Edge to CK1 Rising Edge
Conversion Delay
Start Conversion Time
ADCCK Falling Edge to CK1 Rising Edge
ADCCK Falling Edge to CK2 Falling Edge
ADCCK Falling Edge to CK1 Falling Edge
300
100
20
20
20
20
40
100
10
15
15
70
40
40
20
10
5
5
500
166
125
40
125
40
83
166
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
100
Read/Write Register
t
W
t
RW
t
DA
t
WD
t
SD
t
SCK
t
SCKP
SS
t
SW
t
PR
t
RD
t
RH
WRT Pulse Width
Address Setup Time
Data Setup Time
Data Valid Time
Data Ready Time
Serial Clock Pulse Width
Serial Clock Period
Serial Ready Time
WRT Pulse Setup Time
Parallel Ready Time
Read Out Delay
Read Out Hold Time
30
20
30
50
50
50
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
30
15
30
60
100
50
20
50
50
100
200
20
1
Data Output
t
OES
t
OEW
t
OER
t
3E
t
ACKD
t
OEP
A/D Converter Output Enable Setup Time
OE Pulse Width
Output Enable Time
3-State Enable Time
Data Output Delay
Parallel Port Setup Time
20
100
ns
ns
ns
ns
ns
ns
20
2
40
10
12
10
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PDF描述
VSP3010 12-Bit, 12MHz CCD/CIS SIGNAL PROCESSOR
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