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參數(shù)資料
| 型號： | V54C3128 |
| 廠商： | Mosel Vitelic, Corp. |
| 英文描述： | 128Mbit SDRAM 3.3 VOLT, BGA PACKAGE |
| 中文描述： | 128Mbit SDRAM的3.3伏，BGA封裝 |
| 文件頁數(shù)： | 17/45頁 |
| 文件大?。?/td> | 871K |
| 代理商： | V54C3128 |
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17
V54C3128(16/80/40)4V(BGA) Rev. 1.2 September 2001
MOSEL VITELIC
V54C3128(16/80/40)4V(BGA)
1. Bank Activate Command Cycle
(CAS latency = 3)
2. Burst Read Operation
(Burst Length = 4, CAS latency = 2, 3)
T0
ADDRESS
CLK
T0
T
T1
T
T
T
T
COMMAND
NOP
NOP
NOP
Bank A
Row Addr.
Bank A
Activate
Write A
with Auto
Bank A
Col. Addr.
. . . . . . . . . .
. . . . . . . . . .
. . . . . . . . . .
Bank B
Activate
Bank A
Row Addr.
Bank A
Activate
t
RCD
:
“
H
”
or
“
L
”
t
RC
t
RRD
Bank B
Row Addr.
COMMAND
READ A
NOP
NOP
NOP
NOP
NOP
NOP
NOP
DOUT A
0
CAS latency = 2
t
CK2,
I/O
’
s
t
CK3,
I/O
’
s
CAS latency = 3
DOUT A
1
DOUT A
2
DOUT A
3
NOP
CLK
T2
T1
T3
T4
T5
T6
T7
T8
DOUT A
0
DOUT A
1
DOUT A
2
DOUT A
3
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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