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參數(shù)資料
| 型號： | UPD65565 |
| 英文描述： | ANACONDA LT TRANSCEIVER |
| 中文描述： | CMOS門陣列Array.Embedded的包版本2.0 |設(shè)計(jì)手冊[05/2003] |
| 文件頁數(shù)： | 14/64頁 |
| 文件大?。?/td> | 399K |
| 代理商： | UPD65565 |
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14
μ
PD64A, 65
Data Sheet U14380EJ2V0DS00
3. PORT REGISTERS (PX)
The K
I/O
port, the K
I
port, the special ports (S
0
, S
1
/LED, S
2
), and the control register are treated as port registers.
At reset, port register values are shown below.
Figure 3-1. Port Register Organization
Note
×
: Refers to the value based on the K
I
pin state.
Table 3-1. Relationship between Ports and their Read/Write
Port Name
INPUT Mode
OUTPUT Mode
Read
Write
Read
Write
K
I/O
Pin state
Output latch
Output latch
Output latch
K
I
Pin state
—
—
—
S
0
Pin state
—
Note
—
S
1
/LED
Pin state
—
Pin state
—
S
2
Pin state
—
—
—
Note
When in OFF mode, “1” is normally read.
Port Register
P0
K
I/O7
P
00
At Reset
FFH
K
I/O6
K
I/O5
K
I/O4
K
I/O3
K
I/O2
K
I/O1
K
I/O0
P
10
P1
K
I3
P
01
×
FH
Note
K
I2
K
I1
K
I0
S
1
/LED
S
0
S
2
1
P
11
P3 (Control register 0)
0
P
03
03H
DP
10
DP
9
DP
8
TCTL
CARY
MOD
1
MOD
0
P
13
P4 (Control register 1)
0
P
04
26H
0
K
I
pull-down
S
0
/S
1
pull-down
S
2
STOP release
S
1
/LED mode
K
I/O
mode
S
0
mode
P
14
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| UPD65568 | CMOS-10HD Family Pamphlet | Pamphlet[07/2003] |
| UPD65569 | CMOS Gate Array.Embedded Array Ver.2.0 for Package | Design Manual[05/2003] |
| UPD65570 | CMOS-10HD Family Pamphlet | Pamphlet[07/2003] |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| UPD65567 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:CMOS Gate Array.Embedded Array Ver.2.0 for Package | Design Manual[05/2003] |
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