參數(shù)資料
型號(hào)： UPD17017GF
廠(chǎng)商： NEC Corp.
元件分類(lèi)： 4位微控制器
英文描述： 4-BIT SINGLE-CHIP MICROCONTROLLER FOR SMALL GENERAL-PURPOSE INFRARED REMOTE CONTROL TRANSMITTER
中文描述： 4位單片機(jī)的小型通用紅外遙控器
文件頁(yè)數(shù)： 127/324頁(yè)
文件大?。?/td> 1295K
代理商： UPD17017GF
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μ
PD17016, 17017
127
12.5 Clock Stop Function
The clock stop function stops the 4.5-MHz crystal oscillation circuit by executing the “STOP s” instruction
(clock stop status).
Therefore, the current consumption of the device is decreased to the minimum value of 15
μ
A.
For the details on the current consumption, refer to
12.7 Current Consumption in Halt Status and Clock
Stop Status
.
Specify “0000B” as operand “s” of the “STOP s” instruction.
The “STOP s” instruction is valid only while the CE pin is low.
It is executed as a no-operation (NOP) instruction even when executed while the CE pin is high.
In other words, the “STOP s” instruction must be executed while the CE pin is low.
The clock stop status is released by raising the level of the CE pin from low to high (CE reset).
The following subsections 12.5.1 through 12.5.3 explain the clock stop status, how to release the clock stop
status, and notes on using the clock stop instruction.
12.5.1 Clock stop status
Because the crystal oscillation circuit is stopped in the clock stop status, all the device operations, such as
those of the CPU and peripheral hardware, are stopped.
For the operations of the CPU and peripheral hardware, refer to
12.6 Device Operations in Halt and Clock
Stop Status
.
The power failure detection circuit does not operate in the clock stop status even if the supply voltage V
DD
of the device is lowered to 2.2 V. Therefore, the data memory can be backed up at a low voltage. For the details
on the power failure detection circuit, refer to
13. RESET
.
12.5.2 Releasing clock stop status
The clock stop status is released either by raising the level of the CE pin from low to high (CE reset), or by
lowering the supply voltage V
DD
of the device to 2.2 V or less once, and then increasing it to 4.5 V (power-ON
reset).
Figures 12-4 and 12-5 respectively show how the clock stop is released on CE reset and power-ON reset.
If the clock stop status is released by power-ON reset, the power failure detection circuit operates.
For the details on power-ON reset, refer to
13.4 Power-ON Reset
.
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