參數(shù)資料
型號： TMS320LC541-66
元件分類： 數(shù)字信號處理
英文描述： Digital Signal Processor
中文描述： 數(shù)字信號處理器
文件頁數(shù)： 93/111頁
文件大?。?/td> 1426K
代理商： TMS320LC541-66
TMS320C54x, TMS320LC54x, TMS320VC54x
FIXED-POINT DIGITAL SIGNAL PROCESSORS
SPRS039C – FEBRUARY 1996 – REVISED DECEMBER 1999
93
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
buffered serial port receive timing
timing requirements for buffered serial port receive (see Figure 35)
’C54x-40
’LC54x-40
’54x-50
’54x-66
UNIT
MIN
MAX
MIN
MAX
tc(SCK)
tf(SCK)
tr(SCK)
tw(SCK)
tsu(BFSR)
th(BFSR)
tsu(BDR)
th(BDR)
The serial port design is fully static and therefore can operate with tc(SCK) approaching infinity. It is characterized approaching an input frequency
of 0 Hz but tested at a much higher frequency to minimize test time.
First bit is read when BFSR is sampled low by BCLKR clock.
NOTE 2: Timings for BCLKR and BFSR are given with polarity bits (BCLKP and BFSP) set to 0.
Cycle time, serial port clock
25
20
ns
Fall time, serial port clock
4
4
ns
Rise time, serial port clock
4
4
ns
Pulse duration, serial port clock low/high
8.5
6
ns
Setup time, BFSR before BCLKR falling edge (see Note 2)
2
2
ns
Hold time, BFSR after BCLKR falling edge (see Note 2)
10
tc(SCK)–2
10
tc(SCK)–2
ns
Setup time, BDR before BCLKR falling edge
0
0
ns
Hold time, BDR after BCLKR falling edge
10
10
ns
t
w(SCK)
t
w(SCK)
BCLKR
BFSR
BDR
1
2
8/10/12/16
t
su(BDR)
t
c(SCK)
t
su(BFSR)
t
h(BFSR)
t
h(BDR)
tr(SCK)
tf(SCK)
Figure 35. Buffered Serial Port Receive Timing
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PDF描述
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參數(shù)描述
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