參數資料
型號： TMS320LC541-66
元件分類： 數字信號處理
英文描述： Digital Signal Processor
中文描述： 數字信號處理器
文件頁數： 79/111頁
文件大小： 1426K
代理商： TMS320LC541-66
TMS320C54x, TMS320LC54x, TMS320VC54x
FIXED-POINT DIGITAL SIGNAL PROCESSORS
SPRS039C – FEBRUARY 1996 – REVISED DECEMBER 1999
79
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
ready timing for externally generated wait states
timing requirements for externally generated wait states [H = 0.5 t
c(CO)
]
(see Figure 21, Figure 22,
Figure 23, and Figure 24)
’C54x-40
’LC54x-40
’LC54x-50
’54x-66
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
tsu(RDY)
th(RDY)
tv(RDY)MSTRB
th(RDY)MSTRB
tv(RDY)IOSTRB
th(RDY)IOSTRB
tv(MSCL)
tv(MSCH)
The hardware wait states can be used only in conjunction with the software wait states to extend the bus cycles. To generate wait states by
READY, at least two software wait states must be programmed. READY is not sampled until the completion of the internal software wait states.
These timings are included for reference only. The critical timings for READY are those referenced to CLKOUT.
Setup time, READY before CLKOUT low
10
8
7
ns
Hold time, READY after CLKOUT low
Valid time, READY after MSTRB low
Hold time, READY after MSTRB low
Valid time, READY after IOSTRB low
Hold time, READY after IOSTRB low
0
0
0
ns
4H–15
4H–12
4H–10
ns
4H
4H
4H
ns
5H–15
5H–12
5H–10
ns
5H
5H
5H
ns
Valid time, MSC low after CLKOUT low
0
5
0
5
0
5
ns
Valid time, MSC high after CLKOUT low
–2
3
–2
3
–2
3
ns
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PDF描述
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參數描述
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