參數(shù)資料
型號(hào): TMP86PS64FG
廠商: Toshiba Corporation
英文描述: Zener Diode; Application: General; Pd (mW): 500; Vz (V): 6.9 to 7.2; Condition Iz at Vz (mA): 5; C (pF) max: -; Condition VR at C (V):   ESD (kV) min: -; Package: DO-35
中文描述: 8位微控制器
文件頁(yè)數(shù): 73/210頁(yè)
文件大小: 1455K
代理商: TMP86PS64FG
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Page 63
TMP86PS64FG
5.7
Port P6 (P67to P60)
Port P6 is an 8-bit input/output port, which can be configured individually as an input or an output under software
control. Port P6 is also used as an analog input. Input/output mode is specified by the corresponding bit in the port P6
input/output control register (P6CR), P6 output latch (P6DR) and ADCCR1<AINDS>. During reset, P6CR and
P6DR are initialized to
0
and ADCCR1<AINDS> is set to
1
. At the same time, the input data of P67 to P60 are
fixed to
0
level. When port P6 is used as input port, the corresponding bit in P6CR and P6DR should be set to input
mode (P6CR =
0
, P6DR =
1
). When used as output port, the corresponding bit in P6CR should be set to
1
.
When used as analog input port, the corresponding bit in P6CR and P6DR should be set to analog input mode (P6CR
=
0
, P6DR =
0
) and ADCCR1<AINDS> is set to
0
, then the AD conversion is started. Setting P6DR to
0
is
necessary to prevent generating the penetration electric current. So the output latch of the port used as analog input
should be set to
0
beforehand. Actually selection of the conversion input channels is specified by
ADCCR1<SAIN>.
Pins used for analog input can be used as I/O port. During AD conversion, output instructions should not be exe-
cuted to keep a precision. In addition, a variable signal should not be input to a port adjacent to the analog input dur-
ing AD conversion.
When the AD converter is in use (P6DR =
0
), bits mentioned above are read as
0
by executing input instruc-
tions.
Note 1: i = 7 to 0
Note 2: STOP: bit 7 in SYSCR1, OUTEN: bit 4 in SYSCR1
Note 3: SAIN: AD input channel select signal
Figure 5-8 Port P6
Analog input
AINDS
Pull-up resistor
(Typ. 80 k
)
SAIN
STOP
OUTEN
Data input
Data output
P6CRi
P6i
P6PUi
D Q
VDD
Output latch
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PDF描述
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