參數(shù)資料
型號(hào)： TDA8757
廠商： NXP Semiconductors N.V.
英文描述： Triple 8-bit ADC 170 Msps
中文描述： 三路8位ADC為170 MSPS
文件頁(yè)數(shù)： 28/37頁(yè)
文件大?。?/td> 895K
代理商： TDA8757
Philips Semiconductors
TDA8757
Triple 8-bit ADC 170 Msps
Preliminary data
Rev. 07 — 28 February 2002
28 of 37
9397 750 09457
Koninklijke Philips Electronics N.V. 2002. All rights reserved.
[1]
PLL long-term time jitter is measured at the end of the video line, where it is at its maximum.
Table 18: Examples of PLL settings and performance
V
CCA
= V
DDD
= V
CCD
= V
CCO
= 5 V; T
amb
= 25
°
C.
Video standards
f
(kHz)
f
(MHz)
N
K
(MHz/V)
C
(nF)
C
(nF)
I
P
(
μ
A)
Z
(k
)
Long-term time jitter
[1]
RMS-value
(ps)
242
225
peak-to-peak
value (ps)
1452
1350
VGA: 640
×
480
VESA: 800
×
600
(SVGA 72 Hz)
VESA: 1024
×
768
(XGA 75 Hz)
VESA: 1280
×
1024
(SXGA 60 Hz)
VESA: 1280
×
1024
(SXGA 75 Hz)
VESA: 1600
×
1200
(UXGA 60 Hz)
31.469 25.175 800
48.08
50
20
40
68
68
0.15
0.15
200
700
4.5
1.6
1040
60.02
78.75
1312
40
68
0.15
400
4.5
120
720
63.98
108
1688
70
68
0.15
400
3.2
98
588
80.00
135
1688
70
68
0.15
400
4.5
70
420
75.00
162
2160
70
68
0.15
400
4.5
65
390
Fig 10. Data timing; Dmx = 0; n = even pixel.
CKDATA
50%
tCPL
tCPH
DATA
2.4 V
0.4 V
n
In
1
In
+
1
In
Sample n
Sample n
+
1
Sample n
+
3
Sample n
+
2
td(s)
tsu(d)(o)
th(o)
Vin
FCE700
Fig 11. Timing diagram; single port mode; Dmx = 0, Ckdd = 0, Ckdp = 0; n = even pixel.
CKDATA
OUT A
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
RGBIN
CKADC
n-1
n
n+1
n+2
n+3
n+4
n-2
n+5
FCE701
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