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參數(shù)資料
| 型號： | TC1130 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | 32-Bit Single-Chip Microcontroller |
| 中文描述： | 32位單片機 |
| 文件頁數(shù)： | 85/113頁 |
| 文件大?。?/td> | 1505K |
| 代理商： | TC1130 |
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TC1130
Data Sheet
81
V0.3, 2003-09
PLL Parameters
Phase Locked Loop (PLL)
When PLL operation is configured (
PLL_CLC.LOCK = 1
) the on-chip phase locked loop
is enabled and provides the master clock. The PLL multiplies the input frequency by the
factor
F
(
f
MC
=
f
OSC
×
F
) which results from the input divider, the multiplication factor
(N
Factor)
, and the output divider (
F
=
NDIV+1 / (PDIV+1
×
KDIV+1)
). The PLL circuit
synchronizes the master clock to the input clock. This synchronization is done smoothly,
i.e. the master clock frequency does not change abruptly.
Due to this adaptation to the input clock the frequency of
f
MC
is constantly adjusted so it
is locked to
f
OSC
. The slight variation causes a jitter of
f
MC
which also affects the duration
of individual TCMs.
The timing listed in the AC Characteristics refers to TCPs. Because
f
CPU
is derived from
f
MC
, the timing must be calculated using the minimum TCP possible under the respective
circumstances.
The actual minimum value for TCP depends on the jitter of the PLL. As the PLL is
constantly adjusting its output frequency so it corresponds to the applied input frequency
(crystal or oscillator) the relative deviation for periods of more than one TCP is lower than
for one single TCP (see formula and
Figure 23
).
reset_beh
1) as programmed
VDDP
PORST
HDRST
Pads
Pad-
state
undefined
t
pi
VDD
V
DDPPA
V
DDPPA
Pad-
state
undefined
2) Tri-state, pull device active
t
hd
V
DDPR
OSC
t
oscs
1)
2)
1)
2)
2)
t
POA
t
POA
t
hd
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