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參數(shù)資料
| 型號： | ST72T774S9T1 |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, OTPROM, 8 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | TQFP-44 |
| 文件頁數(shù)： | 64/144頁 |
| 文件大?。?/td> | 1280K |
| 代理商： | ST72T774S9T1 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁當前第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁
ST72774/ST727754/ST72734
26/144
3.5 MISCELLANEOUS REGISTER
MISCELLANEOUS REGISTER (MISCR)
Address: 0009h
—
Read/Write
Reset Value: 0001 0000 (10h)
Bit 7= VSYNCSEL
DDC1 VSYNC Selection.
This bit is set and cleared by software. It is used to
choose the VSYNC signal in DDC1 mode.
0: VSYNCI selected
1: VSYNCI2 selected
Note: VSYNCI 2 is only available for the DDC cell,
not for the SYNC processor cell.
Bit 6= FLY_SYN
Flyback or Synchro Switch.
This bit is set and cleared by software. It is used to
choose the signals the Timing Measurement Unit
(TMU) will analyse.
0: horizontal and vertical synchro outputs analysis
1: horizontal and vertical Flyback inputs analysis
Bit 5= HSYNCDIVEN
HSYNCDIV Enable.
This bit is set and cleared by software. It is used to
enable the output of the HSYNCO output on PC0.
0: HSYNCDIV disabled
1:HSYNCDIV enabled
Bit 4= FAST
Fast Mode.
This bit is set and cleared by software. It is used to
select the external clock frequency. If the external
clock frequency is 12 MHz, this bit must be at 0,
else if the external frequency is 24 MHz, this bit
must be at 1.
Bit 3= ITBLAT
Falling Edge Detector Latch.
This bit is set by hardware when a falling edge
occurs on pin ITB/PD4 in Port D. An interrupt is
generated if ITBITE=1and the I bit in the CC
register = 0. It is cleared by software.
0: No falling edge detected on ITB
1: Falling edge detected on ITB
Bit 2= ITALAT
Falling Edge Detector Latch.
This bit is set by hardware when a falling edge
occurs on pin ITA/PD3 in Port D. An interrupt is
generated if ITAITE=1and the I bit in the CC
register = 0. It is cleared by software.
0: No falling edge detected on ITA
1: Falling edge detected on ITA
Bit 1= ITBITE
ITB Interrupt Enable.
This bit is set and cleared by software.
0: ITB interrupt disabled
1: ITB interrupt enabled
Bit 0= ITAITE
ITA Interrupt Enable.
This bit is set and cleared by software.
0: ITA interrupt disabled
1: ITA interrupt enabled
70
VSYNC
SEL
FLY_S
YN
HSYNC
DIVEN
FAST ITBLAT ITALAT ITBITE ITAITE
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