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參數(shù)資料
| 型號： | ST5x86 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 100 and 120 MHz 3.45 Volt 5x86 CPU(微處理器) |
| 中文描述： | 100和120兆赫3.45伏特5x86的CPU（微處理器） |
| 文件頁數(shù)： | 11/39頁 |
| 文件大小： | 326K |
| 代理商： | ST5X86 |
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ST5x86
11/39
Figure 1.7. Power Management Register (PMR)
Table 1.7. PMR Bit Definitions
BIT
POSITION
NAME
DESCRIPTION
1-0
CLK[1-0]
Core Clock/Bus Clock Ratio
If = 0h: ratio = 1/1
If = 1h: ratio = 2/1 (default power-up for CLKMUL pin = 0)
If = 2h: ratio = reserved
If = 3h: ratio = 3/1 (default power-up for CLKMUL pin = 1)
At reset, the CLK[1-0] bits are initialized to 1h if CLKMUL = 0, or to 3h if CLKMUL = 1.
After reset is completed, CLK[1-0] bits may be set to 0h in order to obtain lower power
consumption. The default power-up value must be restored when peak CPU perfor-
mance is required.
2
HLF_CLK
Half Speed Clock
If = 1: the CPU core operates at half the speed of the external bus clock regardless of
the CLK[1-0] bits except during external bus transfers. When an external bus transfer
occurs, the core clock frequency automatically increases in frequency for the duration
of the transfer. When the transfer is complete, the core returns to half the frequency of
the bus.
Note:
Bit 2 iscleared to zero atreset, bits 3-7 are reserved.
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