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參數(shù)資料
| 型號： | SPHE8200A |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | DVD SINGLE CHIP MPEG A/V PROCESSOR |
| 中文描述： | 影碟的單芯片MPEG A / V處理器 |
| 文件頁數(shù)： | 27/40頁 |
| 文件大?。?/td> | 1816K |
| 代理商： | SPHE8200A |
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Sun usConidenia
r
LRCK
p
U
Fo&E CH NDSEINC
MSB
LSB
SEONLY
U
left channel
R
0
A
P
P
r
r
e
e
l
l
i
i
m
i
i
n
n
a
a
r
r
y
y
SPHE8200A
ISA Compatible Mode
ADDR[]
WEB
IO_RDY
DATA[]
OEB
t
ACCESS
t
WAIT
t
ACCESS
t
WES
t
WEH
t
IH
Address (write)
t
OH
t
OH
Data
(read)
Data
(write)
Address (read)
t
WAIT
t
IH
Figure 6-2
: ROM / flash interface ISA mode access timing
Parameter
Symbol
Min
Typ
Max
Units
ISA access time
*1
t
ACCESS
2
-
31
System clock cycle
IO_RDY wait time
t
WAIT
0
-
1000
ns
Output hold time
t
OH
1
-
-
System clock cycle
Input hold time
t
IH
0
-
-
ns
Address/data setup time before write strobe
t
WS
0
1
31
System clock cycle
Address/data setup time after write strobe
t
WH
0
1
31
System clock cycle
*1 After this period of time IO_RDY_B must be stable and indicates correct status of target device.
6.4.3. Audio interface timing diagrams
Some audio interface configuration timing diagrams are shown below.
LSB
MSB
1
23
0
22
1
2
23
23
22
21
1
2
0
1
0
AUDATA[]
BCK
2
22
23
22
21
right channel
Figure 6-3
: Normal mode / 24bit data / 24bit frame / MSB first
MSB
LSB
0
1
9
31
0
8
30
1
0
31
23
22
21
1
2
0
1
0
LRCK
AUDATA[]
BCK
left channel
2
30
right channel
Figure 6-4
: Right justified (normal) mode / 24bit data / 32bit frame / MSB first
Sunplus Technology Co., Ltd.
Proprietary & Confidential
27
OCT. 07, 2003
Preliminary Version: 0.2
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PDF描述 |
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