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參數(shù)資料
| 型號： | SPAK56854FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁數(shù)： | 261/649頁 |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56854FG120 |
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User Notes
MOTOROLA
Enhanced Synchronous Serial Interface (ESSI)
12-63
Preliminary
12
The last slot of the frame has ended
The RLS bit is also set at this time. This interrupt is generated regardless of the receive
mask register setting. This interrupt and the RLS bit are cleared by writing a 1 to the RLS
bit of the ESSI Status Register (SSR).
12.12.4 Transmit Data With Exception
This interrupt can occur when transmit interrupts are enabled via the TIE bit of the SCR2
register. When it is time to transfer data to the TXSR and data is not available in enabled
STX or TXFIFO, the TUE status bit is set and the transmit data exception interrupt occurs.
The TUE bit, and its interrupt, is cleared when the SSR is read then written to all the
transmit data registers of the enabled transmitters or when written to the STSR.
12.12.5 Transmit Data (TX)
This interrupt can occur when transmit interrupts are enabled via the TIE bit of the SCR2
register. When data is transferred to the TXSR this interrupt will occur if more data is
needed by any enabled transmitter.
If the transmit FIFO is not enabled this interrupt will occur for each data word transmitted.
However, when the transmit FIFO is enabled, the interrupt will not occur until the
Transmit Watermark level is reached. This interrupt is cleared by reading the SSR and
writing data to the enabled STX registers. The interrupt may also be cleared by writing to
the STSR.
12.12.6 Transmit Last Slot (TLS)
This interrupt occurs when the ESSI is in the Network mode at the beginning of the last
slot of the transmit frame. The TLS bit is also set at this time. This exception occurs
regardless of the Transmit Mask Register setting. This interrupt and the TLS bit are
cleared by writing a 1 to the TLS bit of the SSR.
12.13 User Notes
12.13.1 External Frame Sync Setup
When using external frame syncs, there must be at least four clocks after enabling the
transmitter/receiver and before the first frame sync.
12.13.2 Maximum External Clock Rate
The maximum allowable rate for an external clock source is one fourth of the peripheral
clock.
相關PDF資料 |
PDF描述 |
|---|---|
| SPAK56F802TA60 | 0-BIT, 60 MHz, OTHER DSP, PQFP32 |
| SPAK56F805FV80 | 16-BIT, 8 MHz, OTHER DSP, PQFP144 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
| SPAK56F826BU80 | 16-BIT, 80 MHz, OTHER DSP, PQFP100 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| SPAK56857BU120 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:120 MIPS Hybrid Processor |
| SPAK56F803BU80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56F805FV80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAKDSP303AG100 | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC SPAKDSP303AG100 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
| SPAKDSP303GC100 | 制造商:Motorola Inc 功能描述: |
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