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參數(shù)資料
| 型號： | SPAK56854FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁數(shù)： | 247/649頁 |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56854FG120 |
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12-50
DSP56853/854/855/857/858 User’s Manual
MOTOROLA
Preliminary
Register Descriptions (ESSI0_BASE = $1FFE20, ESSI1_BASE = $1FFE00)
12
12.7.11.1 Prescaler Range (PSR)—Bit 15
This bit controls a fixed divide-by-eight prescaler in series with the variable prescaler. It
extends the range of the prescaler for those cases where a slower bit clock is desired.
0 = When the PSR bit is cleared, the fixed prescaler is by-passed.
1 = When the PSR bit is set, the fixed divide-by eight prescaler is operational. This
allows a 128kHz master clock to be generated for Motorola MC1440x series
codecs. The maximum internally generated bit clock frequency is f IP_CLK /(2×2)
and the minimum internally generated bit clock frequency is f IP_CLK /(4 × 2 × 8 ×
256
× 2).
12.7.11.2 Word Length Control (WL)—Bits 14–13
These bits are used to select the length of the data words being transferred by the ESSI.
Word lengths of 8, 10, 12, or 16 bits can be selected. Table 12-16 denotes the WL two-bit
field encoding.
These bits control the Word Length Divider shown in the ESSI Clock Generator. The WL
control bit also controls the frame sync pulse length when the TFSL (or RFSL) bit is
cleared.
12.7.11.3 Frame Rate Divider Control (DC)—Bits 12–8
This bit field controls the divide ratio for the programmable frame rate dividers. The
divide ratio operates on the word clock. In the Normal mode, this ratio determines the
word transfer rate. The divide ratio ranges from 1 to 32 (DC[4:0] = 00000 to 11111) in the
Normal mode. A divide ratio of one (DC = 00000) provides continuous periodic data word
transfer. A bit-length sync must be used in this case. In the Network mode, this ratio sets
the number of words per frame. The divide ratio ranges from 2 to 32 (DC[4:0] = 00001 to
11111) in the Network mode. A divide ratio of one (DC = 00000) in the Network mode is
a special case (on demand mode) not supported.
12.7.11.4 Prescaler Modulus Select (PM)—Bits 7–0
This bit field specifies the divide ratio of the prescale divider in the ESSI clock generator.
This prescaler is used only in internal clock mode to divide the internal peripheral clock. A
Table 12-16.
WL Encoding
WL
Number of Bits/Word
00
8
01
10
12
11
16
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| SPAKDSP303GC100 | 制造商:Motorola Inc 功能描述: |
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