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參數(shù)資料
| 型號： | SPAK56854FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁數(shù)： | 172/649頁 |
| 文件大小： | 7965K |
| 代理商： | SPAK56854FG120 |
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Transmission Formats
MOTOROLA
Serial Peripheral Interface (SPI)
11-13
Preliminary
11
after the falling edge is stored in the Transmit Data Register and transferred to the Shift
Register after the current transmission.
When CPHA = 0 for a master, normal operation would begin by the master initializing the
SS pin of the slave high. A transfer would then begin by the master setting the SS pin of the
slave low and then writing the SPDTR register. After completion of a data transfer, the SS
pin would be put back into the high state by the master device.
11.7.5 Transmission Format When CPHA = 1
A SPI transmission is shown in Figure 11-8 where CPHA is logic one. The figure should
not be used as a replacement for data sheet parametric information. Two waveforms are
shown for SCLK: 1 for CPOL = 0 and another for CPOL = 1. The diagram may be
interpreted as a master or slave timing diagram since the serial clock (SCLK), Master
In/Slave Out (MISO), and Master Out/Slave In (MOSI) pins are directly connected
between the master and the slave. The MISO signal is the output from the slave, and the
MOSI signal is the output from the master. The SS line is the slave select input to the
slave. The slave SPI drives its MISO output only when its slave select input (SS) is at
logic zero, so only the selected slave drives to the master. The SS pin of the master is not
shown but is assumed to be inactive. The SS pin of the master must be high or a mode
fault error will occur. When CPHA = 1, the master begins driving its MOSI pin on the first
SCLK edge. Therefore, the slave uses the first SCLK edge as a start transmission signal.
The SS pin can remain low between transmissions. This format may be preferable in
systems having only one master and slave driving the MISO data line.
Note:
Figure 11-8 assumes 16-bit data lengths and the MSB shifted out first.
Figure 11-8. Transmission Format (CPHA = 1)
BIT 14
BIT 13
BIT 3
BIT 2
BIT 1
LSB
MSB
BIT 14
BIT 13
BIT 3
BIT 2
BIT 1
LSB
MSB
1
2
3
13
14
15
16
SCLK CYCLE #
(FOR REFERENCE)
SCLK (CPOL = 0)
SCLK (CPOL =1)
MOSI
(FROM MASTER)
MISO
(FROM SLAVE)
SS (TO SLAVE)
CAPTURE STROBE
........
相關PDF資料 |
PDF描述 |
|---|---|
| SPAK56F802TA60 | 0-BIT, 60 MHz, OTHER DSP, PQFP32 |
| SPAK56F805FV80 | 16-BIT, 8 MHz, OTHER DSP, PQFP144 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
| SPAK56F826BU80 | 16-BIT, 80 MHz, OTHER DSP, PQFP100 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| SPAK56F805FV80 | 制造商:Freescale Semiconductor 功能描述: |
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| SPAKDSP303GC100 | 制造商:Motorola Inc 功能描述: |
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