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參數(shù)資料
| 型號(hào)： | SPAK56853FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁數(shù)： | 131/649頁 |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56853FG120 |
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10-10
DSP56853/854/855/857/858 User’s Manual
MOTOROLA
Preliminary
Functional Description
10
10.6.3.3 Break Characters
Writing a logic one to the send break bit SBK in the SCI Control Register (SCICR) loads
the Transmit Shift Register with a break character. A break character contains all logic
zeros and has no start, stop, or parity bit. Break character length depends on the M bit in
the SCI Control Register (SCICR). As long as SBK is at logic one, transmitter logic
continuously loads break characters into the Transmit Shift Register. After software clears
the SBK bit, the shift register finishes transmitting the last break character and then
transmits at least one logic one. The automatic logic one at the end of the last break
character guarantees the recognition of the start bit of the next frame.
The SCI recognizes a break character when a start bit is followed by eight or nine logic
zero data bits and a logic zero where the stop bit should be. Receiving a break character
has these effects on SCI registers:
Sets the Framing Error flag (FE)
Sets the Receive Data Register Full flag (RDRF)
Clears the SCI Data Register (SCIDR)
May set the Overrun (OR) flag, Noise Flag (NF), Parity Error (PE) flag, or the
Receiver Active Flag (RAF). Please see the SCI Status Register in Section 10.9.4.
10.6.3.4 Preambles
A preamble contains all logic ones and has no Start, Stop, or Parity bit. A preamble length
depends on the M bit in the SCI Control Register (SCICR). The preamble is a
synchronizing mechanism that begins the first transmission initiated after modifying the
TE bit from 0 to 1.
If the TE bit is cleared during a transmission, the TXD pin becomes idle after completion
of the transmission in progress. Clearing and then setting the TE bit during a transmission
queues a preamble to be sent after the frame currently being transmitted.
Note:
Toggle the TE bit for a queued preamble when the TDRE flag becomes set and
immediately before writing the next character to the SCI Data Register.
When queueing a preamble, return the TE bit to logic one before the stop bit of
the current frame shifts out to the TXD pin. Setting TE after the stop bit appears
on TXD causes data previously written to the SCI Data Register to be lost.
10.6.3.5 Receiver
Figure 10-4 explains the block diagram of the SCI receiver with detailed discussion of the
receiver function in the following paragraphs.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SPAK56855BU120 | 16-BIT, 4 MHz, OTHER DSP, PQFP100 |
| SPAK56854FG120 | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| SPAK56F802TA60 | 0-BIT, 60 MHz, OTHER DSP, PQFP32 |
| SPAK56F805FV80 | 16-BIT, 8 MHz, OTHER DSP, PQFP144 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SPAK56854FG120 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56857BU120 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:120 MIPS Hybrid Processor |
| SPAK56F803BU80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56F805FV80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAKDSP303AG100 | 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC SPAKDSP303AG100 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
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