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參數(shù)資料
| 型號： | SI5375B-A-GL |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 38/54頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GEN/JITTER ATTEN 80LBGA |
| 標準包裝： | 240 |
| 系列： | DSPLL® |
| 類型： | 時鐘發(fā)生器，漂移衰減器 |
| PLL： | 是 |
| 輸入： | 時鐘 |
| 輸出： | CML，CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 4:4 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 808MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 1.71 V ~ 2.75 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 80-LBGA |
| 供應商設備封裝： | 80-BGA（10x10） |
| 包裝： | 托盤 |
| 其它名稱： | 336-2045 |
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Si5375
Rev. 1.0
43
7.1. ICAL
The device registers must be configured for the device operation. After device configuration, a calibration
procedure must be performed once a stable clock is applied to the selected CKINn input. The calibration process is
triggered by writing a “1” to bit D6 in register 136. See the Family Reference Manual for details. In addition, after a
successful calibration operation, changing any of the registers indicated in Table 8 requires that a calibration be
performed again by the same procedure (writing a “1” to bit D6 in register 136).
Table 8. ICAL-Sensitive Registers
Address
Register
0
BYPASS_REG
0
CKOUT_ALWAYS_ON
2
BSWEL_REG
2RATE_REG
5ICMOS
10
DSBL_REG
11
PD_CK
19
LOCKT
19
VALTIME
25
N1_HS
31
NC1_LS
40
N2_HS
40
N2_LS
43
N31
46
N32
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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