參數(shù)資料
型號(hào): SI5374B-A-GL
廠商: Silicon Laboratories Inc
文件頁數(shù): 27/69頁
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描述: IC CLK GEN/JITTER ATTEN 80LBGA
標(biāo)準(zhǔn)包裝: 240
系列: DSPLL®
類型: 時(shí)鐘發(fā)生器,漂移衰減器
PLL:
輸入: 時(shí)鐘
輸出: CML,CMOS,LVDS,LVPECL
電路數(shù): 1
比率 - 輸入:輸出: 8:8
差分 - 輸入:輸出: 是/是
頻率 - 最大: 808MHz
除法器/乘法器: 是/是
電源電壓: 1.71 V ~ 2.75 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 80-LBGA
供應(yīng)商設(shè)備封裝: 80-BGA(10x10)
包裝: 托盤
其它名稱: 336-2046
Si5374
Rev. 1.1
33
Reset value = 1111 1111
Register 21.
Bit
D7D6D5D4D3D2
D1
D0
Name
Write 0
CK1_ACTV_PIN
CKSEL_ PIN
Type
W
RR
R/W
Bit
Name
Function
7:6
Write 0
Write zero.
5:2
Reserved
1
CK1_ACTV_PIN CK1_ACTV_PIN.
The CK1_ACTV_REG status bit can be reflected to the CS_CA output pin using the
CK1_ACTV_PIN enable function. CK1_ACTV_PIN is of consequence only when pin
controlled clock selection is being used.
0: CS_CA output pin tristated.
1: Clock Active status reflected to output pin.
0
CKSEL_PIN
CKSEL_PIN.
If manual clock selection is used, clock selection can be controlled via the
CKSEL_REG[1:0] register bits or the CS_CA input pin. This bit is only active when
AUTOSEL_REG = Manual.
0: CS_CA pin ignored. CKSEL_REG[1:0] register bits control clock selection.
1: CS_CA input pin controls clock selection.
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PDF描述
SI5375B-A-GL IC CLK GEN/JITTER ATTEN 80LBGA
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參數(shù)描述
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