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參數(shù)資料
| 型號： | SC16C852VIET,115 |
| 廠商： | NXP Semiconductors |
| 文件頁數(shù)： | 21/55頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC UART DUAL W/FIFO 36TFBGA |
| 標準包裝： | 1,000 |
| 特點： | 可編程 |
| 通道數(shù)： | 2，DUART |
| FIFO's： | 128 字節(jié) |
| 規(guī)程： | RS485 |
| 電源電壓： | 2.5V |
| 帶自動流量控制功能： | 是 |
| 帶IrDA 編碼器/解碼器： | 是 |
| 帶故障啟動位檢測功能： | 是 |
| 帶調(diào)制解調(diào)器控制功能： | 是 |
| 帶CMOS： | 是 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 36-TFBGA |
| 供應(yīng)商設(shè)備封裝： | 36-TFBGA（3.5x3.5） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 935282518115 SC16C852VIET-G SC16C852VIET-G-ND |
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SC16C852V
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NXP B.V. 2011. All rights reserved.
Product data sheet
Rev. 5 — 21 January 2011
28 of 55
NXP Semiconductors
SC16C852V
Dual UART with 128-byte FIFOs, IrDA, and XScale VLIO bus interface
7.5 Line Control Register (LCR)
The Line Control Register is used to specify the asynchronous data communication
format. The word length, the number of stop bits, and the parity are selected by writing the
appropriate bits in this register.
Table 16.
Line Control Register bits description
Bit
Symbol
Description
7
LCR[7]
Divisor latch enable. The internal baud rate counter latch and Enhanced
Feature mode enable.
logic 0 = divisor latch disabled (normal default condition)
logic 1 = divisor latch enabled
6
LCR[6]
Set break. When enabled, the Break control bit causes a break condition to
be transmitted (the TX output is forced to a logic 0 state). This condition
exists until disabled by setting LCR[6] to a logic 0.
logic 0 = no TX break condition (normal default condition)
logic 1 = forces the transmitter output (TX) to a logic 0 for alerting the
remote receiver to a line break condition
5:3
LCR[5:3]
Programs the parity conditions (see Table 17).
2
LCR[2]
Stop bits. The length of stop bit is specified by this bit in conjunction with the
programmed word length (see Table 18).
logic 0 or cleared = default condition
1:0
LCR[1:0]
Word length bits 1, 0. These two bits specify the word length to be
transmitted or received (see Table 19).
logic 0 or cleared = default condition
Table 17.
LCR[5:3] parity selection
LCR[5]
LCR[4]
LCR[3]
Parity selection
X
0
no parity
X
0
1
odd parity
01
1even parity
00
1forced parity ‘1’
11
1forced parity ‘0’
Table 18.
LCR[2] stop bit length
LCR[2]
Word length (bits)
Stop bit length (bit times)
0
5, 6, 7, 8
1
15
11
2
1
6, 7, 8
2
Table 19.
LCR[1:0] word length
LCR[1]
LCR[0]
Word length (bits)
00
5
01
6
10
7
11
8
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PDF描述 |
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參數(shù)描述 |
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