參數(shù)資料
型號(hào)： SC16C2550BIA44
廠商： NXP Semiconductors N.V.
元件分類： 收發(fā)器
英文描述： 5 V, 3.3 V and 2.5 V dual UART, 5 Mbit-s (max.), with 16-byte FIFOs
封裝： SC16C2550BIA44<SOT187-2 (PLCC44)|<<http://www.nxp.com/packages/SOT187-2.html<1<week 51, 2004,;SC16C2550BIA44<SOT187-2 (PLCC44)|<<http://www.nxp.com/packages/SOT187-2.html
文件頁(yè)數(shù)： 27/43頁(yè)
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代理商： SC16C2550BIA44
SC16C2550B_5
NXP B.V. 2009. All rights reserved.
Product data sheet
Rev. 05 — 12 January 2009
27 of 43
NXP Semiconductors
SC16C2550B
5 V, 3.3 V and 2.5 V dual UART, 5 Mbit/s (max.), with 16-byte FIFOs
[1]
Applies to external clock, crystal oscillator max 24 MHz.
[2]
Maximum frequency =
[3]
RCLK is an internal signal derived from divisor latch LSB (DLL) and divisor latch MSB (DLM) divisor latches.
[4]
Reset pulse must happen when these signals are inactive: CS, IOW, IOR.
10.1 Timing diagrams
t
28d
delay from start to reset
TXRDY
RESET pulse width
baud rate divisor
[3]
-
8T
RCLK
-
8T
RCLK
-
8T
RCLK
s
t
RESET
N
[4]
200
1
-
40
1
-
40
1
-
ns
(2
16
1)
(2
16
1)
(2
16
1)
Table 25.
T
amb
=
40
°
C to +85
°
C; tolerance of V
CC
±
10 %; unless otherwise specified.
Symbol
Parameter
Dynamic characteristics
…continued
Conditions
V
CC
= 2.5 V
Min
V
CC
= 3.3 V
Min
V
CC
= 5.0 V
Min
Unit
Max
Max
Max
w3
-------
Fig 8.
General write timing
data
active
active
valid
address
002aae279
A0 to A2
CSA, CSB
IOW
D0 to D7
t
16s
t
16h
t
13d
t
13w
t
15d
t
6h
t
13h
t
6s
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