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參數(shù)資料
| 型號(hào)： | SAK-C167CR-LM |
| 廠商： | SIEMENS A G |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-Bit CMOS Single-Chip Microcontroller |
| 中文描述： | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP144 |
| 文件頁(yè)數(shù)： | 51/67頁(yè) |
| 文件大?。?/td> | 809K |
| 代理商： | SAK-C167CR-LM |
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C167CR
Semiconductor Group
48
RD to valid data in
(with RW-delay)
t
14
SR
–
30 +
t
C
–
2TCL – 20
+
t
C
3TCL – 20
+
t
C
3TCL – 20
+
t
A
+
t
C
4TCL – 30
+
2
t
A
+
t
C
–
ns
RD to valid data in
(no RW-delay)
t
15
SR
–
55 +
t
C
–
ns
ALE low to valid data in
t
16
SR
–
55
+
t
A
+
t
C
70
+
2
t
A
+
t
C
–
–
ns
Address to valid data in
t
17
SR
–
–
ns
Data hold after RD
rising edge
t
18
SR
0
0
ns
Data float after RD
t
19
SR
–
35 +
t
F
–
2TCL – 15
+
t
F
–
ns
Data valid to WR
t
22
SR
25 +
t
C
–
2TCL – 25
+
t
C
2TCL – 15
+
t
F
2TCL – 15
+
t
F
2TCL – 15
+
t
F
– 5 –
t
A
–
ns
Data hold after WR
t
23
CC
35 +
t
F
–
–
ns
ALE rising edge after RD,
WR
t
25
CC
35 +
t
F
–
–
ns
Address hold after RD,
WR
t
27
CC
35 +
t
F
–
–
ns
ALE falling edge to CS
t
38
t
39
CC
– 5 –
t
A
–
10 –
t
A
55
+
t
C
+
2
t
A
–
10 –
t
A
3TCL – 20
+
t
C
+
2
t
A
–
ns
CS low to Valid Data In
SR
ns
CS hold after RD, WR
t
40
CC
60 +
t
F
3TCL – 15
+
t
F
TCL – 5
+
t
A
– 5
+
t
A
–
ns
ALE fall. edge to RdCS,
WrCS (with RW delay)
t
42
CC
20 +
t
A
–
–
ns
ALE fall. edge to RdCS,
WrCS (no RW delay)
t
43
CC
– 5 +
t
A
–
–
ns
Address float after RdCS,
WrCS (with RW delay)
t
44
CC
–
0
0
ns
Address float after RdCS,
WrCS (no RW delay)
t
45
CC
–
25
–
TCL
ns
RdCS to Valid Data In
(with RW delay)
t
46
SR
–
25 +
t
C
–
2TCL – 25
+
t
C
ns
Parameter
Symbol
Max. CPU Clock
= 20 MHz
Variable CPU Clock
1/2TCL = 1 to 20 MHz
Unit
min.
max.
min.
max.
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PDF描述 |
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參數(shù)描述 |
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