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參數資料
| 型號： | S3P72M9-QA |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, QFP-128 |
| 文件頁數： | 144/265頁 |
| 文件大?。?/td> | 1133K |
| 代理商： | S3P72M9-QA |
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S3C72M5/C72M7/C72M9/P72M9 (Preliminary Spec)
SERIAL I/O INTERFACE
13-3
SERIAL I/O MODE REGISTER (SMOD)
The serial I/O mode register, SMOD, is an 8-bit register that specifies the operation mode of the serial interface.
Its reset value is logical zero. SMOD is organized in two 4-bit registers, as follows:
FE0H
SMOD.3
SMOD.2
SMOD.1
SMOD.0
FE1H
SMOD.7
SMOD.6
SMOD.5
0
SMOD register settings enable you to select either MSB-first or LSB-first serial transmission, and to operate in
transmit-and-receive mode or receive-only mode. SMOD is a write-only register and can be addressed only by 8-
bit RAM control instructions. One exception to this is SMOD.3, which can be written by a 1-bit RAM control
instruction. When SMOD.3 is set to 1, the contents of the serial interface interrupt request flag, IRQS, and the 3-
bit serial clock counter are cleared, and SIO operations are initiated. When the SIO transmission starts, SMOD.3
is cleared to logical zero.
Table 13-1. SIO Mode Register (SMOD) Organization
SMOD.0
0
Most significant bit (MSB) is transmitted first
1
Least significant bit (LSB) is transmitted first
SMOD.1
0
Receive-only mode
1
Transmit-and-receive mode
SMOD.2
0
Disable the data shifter and clock counter; retain contents of IRQS flag when serial
transmission is halted
1
Enable the data shifter and clock counter; set IRQS flag to "1" when serial
transmission is halted
SMOD.3
1
Clear IRQS flag and 3-bit clock counter to "0"; initiate transmission and then reset
this bit to logic zero
SMOD.4
0
Bit not used; value is always "0"
SMOD.7
SMOD.6
SMOD.5
Clock Selection
R/W Status of SBUF
0
External clock at SCK pin
SBUF is enabled when SIO
operation is halted or when SCK
goes high.
0
1
Use TOL1 clock from TC1
0
1
x
CPU clock: fxx/4, fxx/8, fxx/64
Enable SBUF read/write
1
0
4.09 kHz clock: fxx/210
SBUF is enabled when SIO
operation is halted or when SCK
goes high.
1
262 kHz clock: fxx/24
NOTES:
1.
'fxx' = system clock; 'x' means 'don't care'.
2.
kHz frequency ratings assume a system clock (fxx) running at 4.19 MHz.
3.
The SIO clock selector circuit cannot select a fxx/24 clock if the CPU clock is fxx/64
.
4.
When using the external clock as the SCK clock, the P0.0 must be set as an input pin. When using the
internal clock as the SCK clock, the P0.0 must be set as an output pin.
5.
When using SI and SO as data input/output pins, they must each be set as input/output pins.
6.
It must be selected MSB-first or LSB-first transmission mode before loading a data to SBUF.
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