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參數(shù)資料
| 型號： | RM7065A-350T |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | RM7065A⑩ Microprocessor with On-Chip Secondary Cache Data Sheet Preliminary |
| 中文描述： | RM7065A⑩微處理器與片上二級高速緩存的數(shù)據(jù)資料的初步 |
| 文件頁數(shù)： | 46/52頁 |
| 文件大小： | 776K |
| 代理商： | RM7065A-350T |
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Proprietary and Confidential to PMC-Sierra, Inc and for its Customer
’
s Internal Use
Document ID: PMC-2010145, Issue 2
46
RM7065A
Microprocessor with On-Chip Secondary Cache Data Sheet
Preliminary
10.3 System Interface Parameters
10.4 Boot-Time Interface Parameters
Parameter
1
Symbol Test Conditions
CPU Speed
300 MHz
Min
1.0
Units
ns
350 MHz
Min
TBD
TBD MHz
Min
TBD
Max
TBD
Max
TBD
Max
TBD
Data Output
2,3
t
DO
mode14..13 = 10
5,6
(fastest)
mode14..13 = 01
5,6
(slowest)
1.0
TBD
TBD
TBD
TBD
TBD
ns
Data Setup
4
t
DS6
t
DH
t
rise
= see above table
t
fall
= see above table
2.5
TBD
TBD
ns
Data Hold
4
Notes
1.
Timings are measured from 0.425 x VccIO of clock to 0.425 x VccIO of signal for 3.3 V I/O. Timings
are measured from 0.48 x VccIO of clock to 0.48 x VccIO of signal for 2.5 V I/O.
2.
Capacitive load for all output timings is 50 pF.
3.
Data Output timing applies to all signal pins whether tristate I/O or output only.
4.
Setup and Hold parameters apply to all signal pins whether tristate I/O or input only.
5.
Only mode 14:13 = 10 is tested and guaranteed.
6.
Data shown is for 3.3 V I/O. For 2.5 V I/O derate all times by 0.5 nS.
1.0
TBD
TBD
ns
Parameter
Mode Data Setup
Symbol
t
DS
t
DH
Min
4
Max
Units
SysClock cycles
Mode Data Hold
0
SysClock cycles
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RM805 | LEAD FREE 8-BIT 50V SER-IN LATCHED DRV |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| RM707060 | 功能描述:通用繼電器 RoHS:否 制造商:Omron Electronics 觸點形式:1 Form A (SPST-NO) 觸點電流額定值:150 A 線圈電壓:24 VDC 線圈電阻:144 Ohms 線圈電流:167 mA 切換電壓:400 V 安裝風(fēng)格:Chassis 觸點材料: |
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