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參數(shù)資料
| 型號(hào)： | R5F2136CSDFP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FLASH, 20 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 0.50 MM PITCH, PLASTIC, LQFP-64 |
| 文件頁(yè)數(shù)： | 127/766頁(yè) |
| 文件大?。?/td> | 7785K |
| 代理商： | R5F2136CSDFP |
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R8C/36T-A Group
13. DTC
Under development Preliminary document
Specifications in this document are tentative and subject to change.
R01UH0240EJ0010 Rev.0.10
Page 181 of 728
Aug 05, 2011
13.3.10 DTC Activation Source Acknowledgement and Interrupt Source Flags
13.3.10.1 Interrupt Sources Except for Clock Synchronous Serial Interface
(SSU/I2C) and Flash Memory
When the DTC activation source is an interrupt source except for the SSU/I2C or the flash memory, after
transfer is started by the interrupt source, the same DTC activation source cannot be acknowledged for 8 to 12
cycles of the CPU clock. If a DTC activation source is generated during DTC operation and acknowledged, the
same DTC activation source cannot be acknowledged for 8 to 12 cycles of the CPU clock on completion of the
DTC transfer immediately before the DTC is activated by the source.
13.3.10.2 Flash Memory
When the DTC activation source is flash ready status, even if a flash ready status interrupt request is generated,
it is not acknowledged as the DTC activation source after the RDYSTI bit in the FST register is set to 1 (flash
ready status interrupt requested) and before the DTC sets the RDYSTI bit to 0 (no flash ready status interrupt
requested). If a flash ready status interrupt request is generated after the DTC sets the RDYSTI bit to 0, the
DTC acknowledges it as the activation source. 8 to 12 cycles of the CPU clock are required after the DTC starts
transfer when the RDYSTI bit is set to 1 and before the DTC sets the interrupt request flag to 0.
13.3.10.3 SSU/I2C bus Receive Data Full
When the DTC activation source is SSU/I2C bus receive data full, read the SIRDR register using a data transfer.
The RDRF bit in the SISR register is set to 0 (no data in SIRDR register) by reading the SIRDR register. If an
interrupt source for receive data full is subsequently generated, the DTC acknowledges it as the activation
source.
13.3.10.4 SSU/I2C bus Transmit Data Empty
When the DTC activation source is SSU/I2C bus transmit data empty, write to the SITDR register using a data
transfer. The TDRE bit in the SISR register is set to 0 (data is not transferred from registers SITDR to SIDR) by
writing to the SITDR register. If an interrupt source for transmit data empty is subsequently generated, the DTC
acknowledges it as the activation source.
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