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參數(shù)資料
| 型號： | QL3004 |
| 廠商： | QuickLogic Corp. |
| 英文描述： | pASIC 3 FPGA Family High Performance and High Density with Low Cost and Complete Flexibiltiy(具有低成本和充分靈活性的高性能和高密度的pASIC 3現(xiàn)場可編程門陣列) |
| 中文描述： | 帕希奇3 FPGA系列高性能與高密度的低成本和完整Flexibiltiy（具有低成本和充分靈活性的高性能和高密度的帕希奇3現(xiàn)場可編程門陣列） |
| 文件頁數(shù)： | 10/10頁 |
| 文件大?。?/td> | 254K |
| 代理商： | QL3004 |
10
Preliminary
7-10
pASIC 3 FPGA
TM
Family
FIGURE 12. Sequential Timing for I/O and Input Cells
FIGURE 13. Combinatorial Path Timing
I/CLK
I/O
tGCKP
tCLK or tICLK
tOUTLH
tOUTHL
tISU
I/O Cell or Input-Only Cell
Pin to Pin Calculations
Clock to Out: tGCKP + tGCKB + (tCLK or tICLK) + (tOUTLH or tOUTHL)
Setup Time : tISU - (tGCKP + GCKB)
I/O
tGCKB
I/O
I/O
I/O
tI/O
Logic Cell
Pin-to-Pin Calculations
Input to Output: tI/O + tPD + (tOUTLH or tOUTHL)
tPD
tOUTLH
tOUTHL
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PDF描述 |
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