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參數(shù)資料
| 型號： | Q67003H9339 |
| 廠商： | SIEMENS AG |
| 英文描述： | ICs for Communications |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 92/397頁 |
| 文件大?。?/td> | 1987K |
| 代理商： | Q67003H9339 |
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PEB 22554
Operational Description E1
Semiconductor Group
92
09.98
4.1.4
The QuadFALC supports the S
a
bit signaling of time-slot 0 of every other frame as
follows:
The access via registers RSW / XSW
the access via registers RSA8-4 / XSA4-8
capable of storing the information for a complete multiframe
the access via the 64 byte deep receive/transmit FIFO of the integrated signaling
controller. This S
a
bit access gives the opportunity to transmit/receive a transparent bit
stream as well as HDLC frames where the signaling controller automatically
processes the HDLC protocol. Enabling is done by setting of bit CCR1.EITS and
resetting of registers TTR1-4, RTR1-4 and FMR1.ENSA.
The data written to the XFIFO will subsequently transmit in the S
a
bit positions defined
by register XC0.SA8E-4E and the corresponding bits of TSWM.TSA8-4. Any
combination of S
a
bits can be selected. After the data have been completely sent out
an “all ones” or Flags (CCR1.ITF) will be transmitted. The continuous transmission of
a transparent bit stream, which is stored in the XFIFO, can be enabled.
With the setting of bit MODE.HRAC the received S
a
bits can be forwarded to the
receive FIFO.
The access to and from the FIFOs is supported by ISR0.RME/RPF and
ISR1.XPR/ALS.
S
a
bit Access
4.2
The QuadFALC is programmable via a microprocessor interface which enables byte or
word access to all control and status registers.
Operational Phase
After RESET the QuadFALC must be first initialized. General guidelines for initialization
are described in section
Initialization
.
The status registers are read-only and are continuously updated. Normally, the
processor periodically reads the status registers to analyze the alarm status and
signaling data.
Reset
The QuadFALC is forced to the reset state if a high signal is input at port RES for a
minimum period of 10
μ
s. During RESET
the QuadFALC needs an active clock on pin
MCLK. A
ll output stages are in a high impedance state, all internal flip-flops are reset and
most of the control registers are initialized with default values.
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