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參數(shù)資料
| 型號： | PM7383 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| 中文描述： | 框架引擎和數(shù)據(jù)鏈路管理32A256 |
| 文件頁數(shù)： | 64/231頁 |
| 文件大?。?/td> | 1947K |
| 代理商： | PM7383 |
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RELEASED
DATASHEET
PM7383 FREEDM-32A256
ISSUE 1
PMC-2010336
FRAME ENGINE AND DATA LINK MANAGER 32A256
8.6.2 Polling Control and Management
PROPRIETARY AND CONFIDENTIAL
56
The TAPI256 only responds to poll addresses which are in the range
programmed in the base address field in the TAPI256 Control register. The
TAPI256 uses the 3 most significant bits of the poll address for device recognition
and the 10 least significant bits of the poll address for identification of a channel.
The TAPI256 provides three poll results for every poll address according to Table
7. The TPAn[0] bit indicates whether or not space exists in the channel FIFO for
data and the TPAn[1] bit indicates whether or not that polled channel FIFO is at
risk of underflowing and should be provided data soon. The TPAn[2] bit indicates
that an underflow event has occurred on that channel FIFO.
Table 7 – Transmit Polling
Poll
Address
Channel 0 Channel 0
Channel 1 Channel 1
Channel 2 Channel 2
Channel 3 Channel 3
Channel 4 Channel 4
Channel 5 Channel 5
Channel 6 Channel 6
Channel 7 Channel 7
Channel 8 Channel 8
Channel
255
TPA1[0]
(Full/Space)
TPA1[1]
(Space/Starving)
TPA1[2]
(Underflow)
TPA2[0]
(Full/Space)
TPA2[1]
(Space/Starving)
TPA2[2]
(Underflow)
Channel 0
Channel 1
Channel 2
Channel 3
Channel 4
Channel 5
Channel 6
Channel 7
Channel 8
Channel 0
Channel 1
Channel 2
Channel 3
Channel 4
Channel 5
Channel 6
Channel 7
Channel 8
Channel 1
Channel 2
Channel 3
Channel 4
Channel 5
Channel 6
Channel 7
Channel 8
Channel 9
Channel 1
Channel 2
Channel 3
Channel 4
Channel 5
Channel 6
Channel 7
Channel 8
Channel 9
Channel 1
Channel 2
Channel 3
Channel 4
Channel 5
Channel 6
Channel 7
Channel 8
Channel 9
Channel
255
Channel
255
Channel
255
Channel 0
Channel 0
Channel 0
The TAPI256 maintains a mirror image of the status of each channel FIFO in the
partial packet buffer. The THDL256 continuously reports the status of the 256
channel FIFOs to the TAPI256 and the TAPI256 updates the mirror image
accordingly. The THDL256 also signals to the TAPI256 whenever an underflow
event has occurred on a channel FIFO. At the beginning of every data transfer
across the Tx APPI, the TAPI256 sets the mirror image status of the channel to
“full”. Only the TAPI256 can cause the status to be set to “full” and only the
THDL256 can cause the status to be set to “space” or “starving”. Only the
THDL256 can cause the status to be set to “underflow” and only the TAPI256 can
clear the “underflow” status when that channel FIFO is polled. In the event that
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7383-PI | FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| PM7384 | Frame Engine and Data Link Manager |
| PM7384-BI | FRAME ENGINE AND DATA LINK MANAGER 84P672 |
| PM7385 | Frame Engine and Data Link Manager |
| PM7385-BI | 84 LINK, 672 CHANNEL FRAME ENGINE AND DATA LINK MANAGER WITH ANY-PHY PACKET INTERFACE |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7383-PI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| PM7384 | 制造商:PMC 制造商全稱:PMC 功能描述:Frame Engine and Data Link Manager |
| PM7384-BI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 84P672 |
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