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參數(shù)資料
| 型號(hào)： | PM7383 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| 中文描述： | 框架引擎和數(shù)據(jù)鏈路管理32A256 |
| 文件頁(yè)數(shù)： | 205/231頁(yè) |
| 文件大小： | 1947K |
| 代理商： | PM7383 |
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RELEASED
DATASHEET
PM7383 FREEDM-32A256
ISSUE 1
PMC-2010336
FRAME ENGINE AND DATA LINK MANAGER 32A256
PROPRIETARY AND CONFIDENTIAL
197
Figure 25 shows the boundary condition where a packet transfer completes
shortly after the external controller has set RENB high to pause the FREEDM-
32A256 device. The second data transfer is the final two words of a packet for
FREEDM-32A256 device 7, channel 1.
When FREEDM-32A256 device 0 places D2 on RXDATA[15:0], the external
controller sets RENB high to pause the FREEDM-32A256 device. In the
following RXCLK cycle, the FREEDM-32A256 provides D3 on RXDATA[15:0] and
sets REOP high to conclude packet transfer. The external controller samples
REOP high while RENB is high and recognizes that the packet transfer is
complete. The external controller now knows that it doesn’t need to reselect
FREEDM-32A256 device 0, but can select another FREEDM-32A256 device
sharing the Rx APPI. The external controller decides to select FREEDM-32A256
device 7 by placing this address on the RXADDR[2:0] signals. The external
controller sets RENB low to commence data transfer from FREEDM-32A256
device 7.
12.6 Transmit APPI Timing
The transmit Any-PHY packet interface (APPI) timing is shown in Figure 26. An
external controller provides data to the FREEDM-32A256 device using the
transmit APPI. The following discussion surrounding the transmit APPI functional
timing assumes that multiple FREEDM-32A256 devices share a single external
controller. The three most significant bits of TXADDR[12:0] perform device
selection for purposes of polling while the ten least significant bits provide the
channel poll address. All Tx APPI signals are shared between the FREEDM-
32A256 devices.
Figure 26 – Transmit APPI Timing (Normal Transfer)
CH 0
D0
D1
D2
D126
D127
CH 0
D128
D129
D130
D131
D132
D254
D255
Dev 4
TXCLK
TRDY
TXDATA[15:0]
TSX
TEOP
TMOD
TERR
Figure 26 shows transfer of a 256 word packet on the Tx APPI of FREEDM-
32A256 device 4, channel 0. The maximum burst data transfer (excluding
channel address prepend) is 128 words, so two data transfers are required to
complete the transfer of the 256 word packet.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7383-PI | FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| PM7384 | Frame Engine and Data Link Manager |
| PM7384-BI | FRAME ENGINE AND DATA LINK MANAGER 84P672 |
| PM7385 | Frame Engine and Data Link Manager |
| PM7385-BI | 84 LINK, 672 CHANNEL FRAME ENGINE AND DATA LINK MANAGER WITH ANY-PHY PACKET INTERFACE |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7383-PI | 制造商:PMC 制造商全稱(chēng):PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| PM7384 | 制造商:PMC 制造商全稱(chēng):PMC 功能描述:Frame Engine and Data Link Manager |
| PM7384-BI | 制造商:PMC 制造商全稱(chēng):PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 84P672 |
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