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參數(shù)資料
| 型號： | PM7382 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | Frame Engine and Data Link Manager 32P256 |
| 中文描述： | 幀引擎和數(shù)據(jù)鏈路管理32P256 |
| 文件頁數(shù)： | 113/330頁 |
| 文件大?。?/td> | 2508K |
| 代理商： | PM7382 |
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RELEASED
DATA SHEET
PM7382 FREEDM-32P256
ISSUE 3
PMC-2010333
FRAME ENGINE AND DATA LINK MANAGER 32P256
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
102
1. Each of RD[15:12] has been sampled low and sampled high by rising
edges of the corresponding RCLK[15:12] inputs, or
2. Each of RD[15:12] has been sampled low and sampled high by rising
edges of the RMVCK[1] input, or
3. RD[12] has been sampled low and sampled high by rising edges of the
RMV8DC input.
RLGA[3] is set low when this register is read.
RLGA[4]:
The receive link group #4 active bit (RLGA[4]) monitors for transitions on the
RD[19:16] and RCLK[19:16]/RMVCK[2]/RMV8DC inputs. RLGA[4] is set high
when either:
1. Each of RD[19:16] has been sampled low and sampled high by rising
edges of the corresponding RCLK[19:16] inputs, or
2. Each of RD[19:16] has been sampled low and sampled high by rising
edges of the RMVCK[2] input, or
3. RD[16] has been sampled low and sampled high by rising edges of the
RMV8DC input.
RLGA[4] is set low when this register is read.
RLGA[5]:
The receive link group #5 active bit (RLGA[5]) monitors for transitions on the
RD[23:20] and RCLK[23:20]/RMVCK[2]/RMV8DC inputs. RLGA[5] is set high
when either:
1. Each of RD[23:20] has been sampled low and sampled high by rising
edges of the corresponding RCLK[23:20] inputs, or
2. Each of RD[23:20] has been sampled low and sampled high by rising
edges of the RMVCK[2] input, or
3. RD[20] has been sampled low and sampled high by rising edges of the
RMV8DC input.
RLGA[5] is set low when this register is read.
RLGA[6]:
The receive link group #6 active bit (RLGA[6]) monitors for transitions on the
RD[27:24] and RCLK[27:24]/RMVCK[3]/RMV8DC inputs. RLGA[6] is set high
when either:
1. Each of RD[27:24] has been sampled low and sampled high by rising
edges of the corresponding RCLK[27:24] inputs, or
2. Each of RD[27:24] has been sampled low and sampled high by rising
edges of the RMVCK[3] input, or
3. RD[24] has been sampled low and sampled high by rising edges of the
RMV8DC input.
RLGA[6] is set low when this register is read.
相關PDF資料 |
PDF描述 |
|---|---|
| PM7383 | FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| PM7383-PI | FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| PM7384 | Frame Engine and Data Link Manager |
| PM7384-BI | FRAME ENGINE AND DATA LINK MANAGER 84P672 |
| PM7385 | Frame Engine and Data Link Manager |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| PM7382-PI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 32P256 |
| PM7383 | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| PM7383-PI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 32A256 |
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