參數(shù)資料
型號： PIC18F4523
廠商： Microchip Technology Inc.
英文描述： 28/40/44-Pin, Enhanced Flash Microcontrollers with 12-Bit A/D and nanoWatt Technology
中文描述： 28/40/44-Pin，增強(qiáng)型閃存微控制器位A / D和納瓦技術(shù)12
文件頁數(shù)： 387/392頁
文件大小： 3174K
代理商： PIC18F4523
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2007 Microchip Technology Inc.
Preliminary
DS39755B-page 385
PIC18F2423/2523/4423/4523
EUSART Synchronous Receive
(Master/Slave) .................................................359
EUSART Synchronous Transmission
(Master/Slave) .................................................359
Example SPI Master Mode (CKE = 0) .....................351
Example SPI Master Mode (CKE = 1) .....................352
Example SPI Slave Mode (CKE = 0) .......................353
Example SPI Slave Mode (CKE = 1) .......................354
External Clock (All Modes Except PLL) ...................344
Fail-Safe Clock Monitor (FSCM) ..............................266
First Start Bit Timing ................................................193
Full-Bridge PWM Output ..........................................153
Half-Bridge PWM Output .........................................152
High/Low-Voltage Detect Characteristics ................341
High-Voltage Detect Operation
(VDIRMAG = 1) ................................................250
I
2
C Bus Data ............................................................355
I
2
C Bus Start/Stop Bits .............................................355
I
2
C Master Mode (7 or 10-Bit Transmission) ...........196
I
2
C Master Mode (7-Bit Reception) ..........................197
I
2
C Slave Mode (10-Bit Reception, SEN = 0) ..........182
I
2
C Slave Mode (10-Bit Reception, SEN = 0,
ADMSK = 01001) .............................................181
I
2
C Slave Mode (10-Bit Reception, SEN = 1) ..........187
I
2
C Slave Mode (10-Bit Transmission) .....................183
I
2
C Slave Mode (7-bit Reception, SEN = 0) .............178
I
2
C Slave Mode (7-bit Reception, SEN = 0,
ADMSK = 01011) .............................................179
I
2
C Slave Mode (7-Bit Reception, SEN = 1) ............186
I
2
C Slave Mode (7-Bit Transmission) .......................180
I
2
C Slave Mode General Call Address
Sequence (7 or 10-Bit Address Mode) ............188
I
2
C Stop Condition Receive or Transmit Mode ........198
Low-Voltage Detect Operation
(VDIRMAG = 0) ................................................249
Master SSP I
2
C Bus Data ........................................357
Master SSP I
2
C Bus Start/Stop Bits ........................357
Parallel Slave Port (PIC18F4423/4523) ...................350
Parallel Slave Port (PSP) Read ...............................121
Parallel Slave Port (PSP) Write ...............................121
PWM Auto-Shutdown (PRSEN = 0,
Auto-Restart Disabled) ....................................158
PWM Auto-Shutdown (PRSEN = 1,
Auto-Restart Enabled) .....................................158
PWM Direction Change ...........................................155
PWM Direction Change at Near
100% Duty Cycle .............................................155
PWM Output ............................................................144
Repeat Start Condition .............................................194
Reset, Watchdog Timer (WDT), Oscillator
Start-up Timer (OST), Power-up
Timer (PWRT) ..................................................347
Send Break Character Sequence ............................220
Slave Synchronization .............................................167
Slow V
DD
Rise Time (MCLR Tied to V
DD
,
V
DD
Rise > T
PWRT
) ............................................47
SPI Mode (Master Mode) .........................................166
SPI Mode (Slave Mode, CKE = 0) ...........................168
SPI Mode (Slave Mode, CKE = 1) ...........................168
Synchronous Reception
(Master Mode, SREN) .....................................223
Synchronous Transmission ......................................221
Synchronous Transmission
(Through TXEN) ..............................................222
Time-out Sequence on POR w/PLL Enabled
(MCLR Tied to V
DD
) .......................................... 47
Time-out Sequence on Power-up
(MCLR Rises After T
OST
Completes) ................ 46
Time-out Sequence on Power-up
(MCLR Rises Before T
OST
Completes) ............. 46
Time-out Sequence on Power-up
(MCLR Tied to V
DD
, V
DD
Rise < T
PWRT
) ........... 46
Timer0 and Timer1 External Clock .......................... 348
Transition for Entry to Idle Mode ............................... 38
Transition for Entry to SEC_RUN Mode .................... 35
Transition for Entry to Sleep Mode ............................ 37
Transition for Two-Speed Start-up
(INTOSC to HSPLL) ........................................ 264
Transition for Wake from Idle to
Run Mode .......................................................... 38
Transition for Wake from Sleep (HSPLL) .................. 37
Transition from RC_RUN Mode to
PRI_RUN Mode ................................................. 36
Transition from SEC_RUN Mode to
PRI_RUN Mode (HSPLL) .................................. 35
Transition to RC_RUN Mode ..................................... 36
Timing Diagrams and Specifications ............................... 344
A/D Conversion Requirements ................................ 361
Capture/Compare/PWM Requirements ................... 349
CLKO and I/O Requirements ................................... 346
EUSART Synchronous Receive
Requirements .................................................. 359
EUSART Synchronous Transmission
Requirements .................................................. 359
Example SPI Mode Requirements
(Master Mode, CKE = 0) .................................. 351
Example SPI Mode Requirements
(Master Mode, CKE = 1) .................................. 352
Example SPI Mode Requirements
(Slave Mode, CKE = 0) .................................... 353
Example SPI Mode Requirements
(Slave Mode, CKE = 1) .................................... 354
External Clock Requirements .................................. 344
I
2
C Bus Data Requirements
(Slave Mode) ................................................... 356
I
2
C Bus Start/Stop Bits Requirements
(Slave Mode) ................................................... 355
Master SSP I
2
C Bus Data
Requirements .................................................. 358
Master SSP I
2
C Bus Start/Stop Bits
Requirements .................................................. 357
Parallel Slave Port Requirements
(PIC18F4423/4523) ......................................... 350
PLL Clock ................................................................ 345
Reset, Watchdog Timer, Oscillator Start-up
Timer, Power-up Timer and Brown-out
Reset Requirements ........................................ 347
Timer0 and Timer1 External
Clock Requirements ........................................ 348
Top-of-Stack Access .......................................................... 54
TRISE Register
PSPMODE Bit ......................................................... 114
TSTFSZ ........................................................................... 311
Two-Speed Start-up ................................................. 253, 264
Two-Word Instructions
Example Cases ......................................................... 58
TXSTA Register
BRGH Bit ................................................................. 209
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PDF描述
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