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參數(shù)資料
| 型號(hào)： | PEF82913H |
| 英文描述： | 40MHz Video Fader and DC Gain Controlled Amplifier; Package: PDIP; No of Pins: 14; Temperature Range: 0°C to +70°C |
| 中文描述： | ？2B1Q第二代模塊化綜合業(yè)務(wù)數(shù)字網(wǎng)新臺(tái)幣（智能）？ |
| 文件頁數(shù)： | 37/205頁 |
| 文件大小： | 3205K |
| 代理商： | PEF82913H |
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PEF 82902
Functional Description
Data Sheet
25
2001-11-09
The internal reset sources set the MODE1 register to its reset value.
Table 8
Reset Source Selection
C/I Code Change (Exchange Awake)
A change in the downstream C/I channel (C/I0) generates a reset pulse of 125 μs
≤
t
≤
250 μs.
Watchdog Timer
After the selection of the watchdog timer (RSS =
’
11
’
) an internal timer is reset and
started. During every time period of 128 ms the microcontroller has to program the
WTC1- and WTC2 bits in the following sequence to reset and restart the watchdog timer:
Otherwise the timer expires and a WOV-interrupt (ISTA Register) together with a reset
out pulse on pin RSTO of 125 μs is generated.
Deactivation of the watchdog timer is only possible with a hardware reset (including
expiration of the watchdog timer).
As in the SCOUT-S, the watchdog timer is clocked with the IOM -2 clocks and works
only if the internal IOM -2 clocks are active. Hence, the power consumption is
minimized in state power down.
Software Reset Register (SRES)
Several main functional blocks of the T-SMINT I can be reset separately by software
setting the corresponding bit in the SRES register. This is equivalent to a hardware reset
of the corresponding functional block. The reset state is activated as long as the bit is set
to
’
1
’
.
RSS2
Bit 1
0
0
1
1
RSS1
Bit 0
0
1
0
1
C/I Code
Change
--
Watchdog
Timer
--
POR/UVD
1)
and
RST
x
1)
POR/UVD can be enabled/disabled via pin VDDDET
/RSTO disabled (= high impedance)
--
x
x
--
x
x
WTC1
1
0
WTC2
0
1
1.
2.
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PDF描述 |
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