參數(shù)資料
型號： MT9072
廠商： Mitel Networks Corporation
元件分類： 通信及網(wǎng)絡(luò)
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 77/269頁
文件大?。?/td> 778K
代理商： MT9072
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Advance Information
MT9072
77
Function
Status
Control Bits Reset Value
Register
Address
Framing Mode
Mode D4,Reframe criteria is set for 2
bits errors in 4 bits,Fs bit is not
included in the synchronization
criteria,S-bit not included in CRC
calculation. The elastic stores are not
bypassed.
RELBY,TELBY,TRANSP,T1DM,ESF,SLC
96,CXC,RS10,FSI,ReFR,MFReFR,JTS,T
XSYNC =0
Y00
Line Coding and
Interface
The T1 interfaces are set to NRZ,
Bipolar,and Rising edge of clocks for
output and falling for input line
clocks.TxB8ZS and RxB8ZS and
Transmit PDV enforcer is turned off.
RZCS1:0,TZCS2:0TPDV,TXB8ZS,RXB8
ZS,ADSEQ,RZNRZ,UNIBI,CLKE = 0
Y01
Transmit Alarms All sending alarms are deactivated.
TESFYEL,TXSECY,TD4YEL,TAIS,
#,T1DMY,D4SECY,SO = 14
Y02
Transmit Error
Insertion
All error insertion controls are
disabled.
L32Z,BPVE,CRCE,FTE,FSE,LOSE,PER
R = 0
Y03
Signaling
All signaling freeze and debounce
functions are disabled and the transmit
signaling type is set such that A in
frame 6 and B in frame 12. Robbed bit
signaling is turned on for transmitter
and receiver.
CSIGEN,RBEN,TSDB,RSDB,RFL,SM1-
0,SIP1-0= hex 200
Y04
Loopbacks
All loopbacks deactivated; ready to
send receive framed in band loopback
codes.
DLBK,RLBK,STLBK,PLBK,TLU,
TLD = 0
Y05
Data Link
Data Link is deactivated, hence bit
oriented message, and HDLC are
also disabled.
#,#,#,#,HCH4:0,HPAYSEL,E1.5CK,
DLCK,EDLEN,BOMEN,HDLCEN,H1R6
4 = 0
Y06
Bit Oriented
Message
Registers
The Transmit Bit oriented message
register and Receive Bit oriented
Match register are cleared.
TxBOM7:0,
RXBOMM7:0 = 0
Y07-Y08
In band loopback
activation codes
The transmit and expected receive
inband loopback codes are set to
T1.403 defaults.
TXLACL1-0,TXLAC7-0 = binary00
00000001
TXLDCL1-0,TXLDC7-0 = binary 01
00001001
RXLACL1-0,RXLACM7-0 =
binary00 00000001
RXLDCL1-0,RXLDCM7-0 =
binary 01 00001001
Y0D-Y0F
YF0
Interrupts and
IO Control
All interrupts are suspended and
CSTO and DSTo enables are off
Tx8KEN,RXDO,TXMFSEL,
SPND,INTA,DSToEN,CSToEN,RxCO,CN
TCLR,SAMPLE,RST = 0
YF1
Latched Status
All latched status bits are cleared
Y10-Y2F
Table 36 - Reset Status (T1)
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