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參數(shù)資料
| 型號： | MT9072 |
| 廠商： | Mitel Networks Corporation |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 44/269頁 |
| 文件大?。?/td> | 778K |
| 代理商： | MT9072 |
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MT9072
Advance Information
44
Figure 6 - PCM30 Format (E1)
3.2
E1 Interface to the Physical Layer Device
Register control bits COD1-0 (address Y02) determine the format of the PCM30 transmit and receive signals.
Three interface formats are provided including RZ dual rail, NRZ dual rail and NRZ single rail.
RZ Dual Rail
- On the Transmit side the pulse width is approximately half the duration of the PCM30 bit cell
centered around the falling edge of TXCL. On the receive side RPOS and RNEG are sampled on the falling
edge of EXCLi. Note that the T2OP bit in Register Y02(selectable for edge sampling) has no effect in RZ mode.
NRZ Dual Rail
- With this format, pulses are present for the full bit cell, which allows the set-up and hold times
to be easily met. For the receiver the sampling point can be the rising edge or the falling edge of the EXCLi
clock dependent on the CLKE bit in Register Y01. The transmitted data can be output either on the rising or
falling edge of TXCL selected by the T2OP bit. TXCL is an input in T1 mode and output in E1 mode.
NRZ Single Rail
- This NRZ format is not dual rail, and therefore, only requires a single output line and a single
input line (i.e., TPOS and RPOS). The T2OP bit controls the TXCL clock edge and CLKE bit controls the
RPOS/RNEG sampling.
HDB3
- Register Control bit THDB3 (address Y02) determines the PCM30 encoding in the transmit direction.
The encoding can either be HDB3 or alternate mark inversion (AMI). The RHDB3 (address Y02) bit selects the
receive HDB3 decoding.
4.0
Framing
4.1
T1 Framing
DS1 trunks contain 24 bytes of serial voice/data channels bundled with an overhead bit - the S-bit. The S-bit
contains a fixed repeating pattern used to enable DS1 receivers to delineate frame boundaries. S-bits are
inserted once per frame at the beginning of the transmit frame boundary. The DS1 frames are further grouped
in bundles of frames, generally 12 (for D4 applications) or 24 frames deep (for ESF - extended superframe
applications). The registers for controlling and observing the framing algorithms are presented in the Table 7.
FRAME
15
0
14
15
0
TIMESLOT
0
1
30
31
Most
Significant
Bit (First)
Least
Significant
Bit (Last)
BIT
1
2
3
4
5
6
7
8
FRAME
FRAME
FRAME
FRAME
TIMESLOT
TIMESLOT
TIMESLOT
BIT
BIT
BIT
BIT
BIT
BIT
BIT
2.0 ms
(8/2.048)
μ
s
125
μ
s
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PDF描述 |
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參數(shù)描述 |
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| MT9072AV2 | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays |
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