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參數(shù)資料
| 型號(hào)： | MPC9774FA |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 時(shí)鐘及定時(shí) |
| 英文描述： | 9774 SERIES, PLL BASED CLOCK DRIVER, 14 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP52 |
| 封裝： | PLASTIC, LQFP-52 |
| 文件頁數(shù)： | 2/10頁 |
| 文件大?。?/td> | 186K |
| 代理商： | MPC9774FA |
MPC9774
FREESCALE SEMICONDUCTOR ADVANCED CLOCK DRIVERS DEVICE DATA
233
Figure 13. Output-to-Output Skew tSK(O)
Figure 14. Propagation Delay (t(), Static Phase
Offset) Test Reference
Figure 15. Output Duty Cycle (DC)
The pin-to-pin skew is defined as the worst case difference in propagation
delay between any similar delay path within a single device
The time from the PLL controlled edge to the non controlled edge,
divided by the time between PLL controlled edges, expressed as
a percentage
VCC
VCC ÷ 2
GND
VCC
VCC ÷ 2
GND
tSK(O)
VCC
VCC ÷ 2
GND
tP
T0
DC = tP/T0 x 100%
VCC
VCC ÷ 2
GND
VCC
VCC ÷ 2
GND
t()
CCLKx
FB_IN
TJIT() = |T0–T1mean|
CCLKx
FB_IN
The deviation in t0 for a controlled edge with respect to a t0 mean in a random
sample of cycles
Figure 16. I/O Jitter
TN
TJIT(CC) = |TN–TN+1|
TN+1
TJIT(PER) = |TN–1/f0|
T0
Figure 17. Cycle-to-Cycle Jitter
Figure 18. Period Jitter
The variation in cycle time of a signal between adjacent cycles, over a random
sample of adjacent cycle pairs
The deviation in cycle time of a signal with respect to the ideal period over a
random sample of cycles
tF
tR
VCC = 3.3 V
2.4
0.55
Figure 19. Output Transition Time Test Reference
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| MPC97H74AE | 功能描述:時(shí)鐘發(fā)生器及支持產(chǎn)品 FSL 1-14 LVCMOS PLL Clock Generator RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
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