參數(shù)資料
型號(hào)： MPC562MZP66R2
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 1394/1420頁(yè)
文件大?。?/td> 0K
描述： IC MPU 32BIT 66MHZ 388-PBGA
標(biāo)準(zhǔn)包裝： 500
系列： MPC5xx
核心處理器： PowerPC
芯體尺寸： 32-位
速度： 66MHz
連通性： CAN，EBI/EMI，SCI，SPI，UART/USART
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 64
程序存儲(chǔ)器類型： ROMless
RAM 容量： 32K x 8
電壓 - 電源 (Vcc/Vdd)： 2.5 V ~ 2.7 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 32x10b
振蕩器型： 外部
工作溫度： -40°C ~ 125°C
封裝/外殼： 388-BBGA
包裝： 帶卷 (TR)
配用： MPC564EVB-ND - KIT EVAL FOR MPC561/562/563/564
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READI Module
MPC561/MPC563 Reference Manual, Rev. 1.2
Freescale Semiconductor
24-7
Instruction Taken
An instruction is taken after it has been issued and recognized by the appropriate execution
unit. All resources to perform the instruction are ready, and the processor begins to execute it.
Instruction Retire
Completion of the instruction issue, execution and writeback stages. An instruction is ready
to be retired if it completes without generating an exception and all instructions ahead of it in
history buffer have completed without generating an exception.
ICTRL
Instruction bus support control register (Refer to Table 23.6.11)
Ownership Trace
Message (OTM)
Visibility of process/function that is currently executing.
Public Messages
Messages on the auxiliary signals for accomplishing common visibility and controllability
requirements e.g. DRM and DWM.
RCPU
Processor that implements the PowerPC-based architecture used in the Freescale MPC500
family of microcontrollers.
READI
Real time Embedded Applications Development Interface.
READI signals
Refers to IEEE-ISTO 5001 auxiliary port.
RPM
Reduced Port Mode. This is the reduced port mode for READI.
run-time
RCPU is executing program code in normal mode
Sequential Instruction
Any instruction other than a flow-control instruction or isync.
Snooping
Monitoring addresses driven by a bus master to detect the need for coherency actions.
Standard
The phrase “according to the standard” implies according the IEEE-ISTO 5001 - 1999.
Superfield
One or more message “fields” delimited by MSEO/MSEI assertion/negation.
The information transmitted between “start-message” and “end-packet” states.
Show Cycle
An internal access (e.g., to an internal memory) reflected on the external bus using a
special cycle (marked with a dedicated transfer code). For an internal memory “hit,” an
address-only bus cycle is generated; for an internal memory “miss,” a complete bus cycle is
generated.
Transfer Code (TCODE) Message header that identifies the number and/or size of packets to be transferred, and how
to interpret each of the packets.
TCK / DSCK / MCKI
Multiplexed signal: JTAG Clock or Development Port Clock. MCKI is a READI signal on the
MPC561/MPC563
TDI / DSDI / MDI0
Multiplexed signal: JTAG Data In or Development Port Serial Data In. MDI0 is a READI signal
on the MPC561/MPC563.
TDO / DSDO / MDO0
Multiplexed signal: JTAG Data Out or Development Port Serial Data Out. MDO0 is a READI
signal on the MPC561/MPC563
Upload
Device sends information to the tool.
VSYNC
Internal RCPU signal
VF
Internal RCPU signal which indicates instruction queue status.
VFLS
Internal RCPU signal which indicates history buffer flush status.
Table 24-3. Terms and Definitions (continued)
Term
Description
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