參數(shù)資料
型號： MPC562MZP66R2
廠商： Freescale Semiconductor
文件頁數(shù)： 1178/1420頁
文件大?。?/td> 0K
描述： IC MPU 32BIT 66MHZ 388-PBGA
標準包裝： 500
系列： MPC5xx
核心處理器： PowerPC
芯體尺寸： 32-位
速度： 66MHz
連通性： CAN，EBI/EMI，SCI，SPI，UART/USART
外圍設備： POR，PWM，WDT
輸入/輸出數(shù)： 64
程序存儲器類型： ROMless
RAM 容量： 32K x 8
電壓 - 電源 (Vcc/Vdd)： 2.5 V ~ 2.7 V
數(shù)據(jù)轉換器： A/D 32x10b
振蕩器型： 外部
工作溫度： -40°C ~ 125°C
封裝/外殼： 388-BBGA
包裝： 帶卷 (TR)
配用： MPC564EVB-ND - KIT EVAL FOR MPC561/562/563/564
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Modular Input/Output Subsystem (MIOS14)
MPC561/MPC563 Reference Manual, Rev. 1.2
17-48
Freescale Semiconductor
PWM period and pulse width values provided by software:
— Double-buffered for glitch-free period and pulse width changes
— Minimum output period/pulse-width increment: 50 ns (assuming fSYS = 40 MHz)
— Maximum 50% duty-cycle output frequency: 10 MHz (assuming fSYS = 40 MHz)
— Up to 16 bits of resolution for the output pulse width
— Wide range of periods
– 16 bits of resolution: period range from 3.27 ms (with 50-ns steps) to 6.71 s (with 102.4
s
steps)
– Eight bits of resolution: period range from 12.8
s (with 50-ns steps) to 26.2 ms (with
102.4-
s steps)
— Wide range of frequencies
– Maximum output frequency at fSYS = 40 MHz with 16 bits of resolution and divide-by-2
prescaler selection: 305 Hz (3.27 ms.)
– Minimum output frequency at fSYS = 40 MHz with 16 bits of resolution and divide-by-4096
prescaler selection: 0.15 Hz (6.7 s.)
– Maximum output frequency at fSYS = 40 MHz with 8 bits of resolution and divide-by-2
prescaler selection: 78125 Hz (12.8
s.)
– Minimum output frequency at fSYS = 40 MHz with 8 bits of resolution and divide-by-4096
prescaler selection: 38.15 Hz (26.2 ms.)
Programmable duty cycle from 0% to 100%
Possible interrupt generation at start of every period
Software selectable output pulse polarity
Software readable output signal status
Possible use of signal as I/O port when PWM function is not needed
17.10.3 MPWMSM Description
The purpose of the MPWMSM is to create a variable pulse width output signal at a wide range of
frequencies, independently of other MIOS14 output signals. The MPWMSM includes its own counter, and
thus does not use the MIOS14 counter bus set. However the MPWMSM uses the prescaled clock bus that
originates in the MIOS14 counter prescaler submodule (MCPSM). The MPWMSM pulse width can vary
from 0% to 100%, with up to 16 bits of resolution. The finest output resolution is the MIOS14 CLOCK
period multiplied by two (for a MIOS14 CLOCK with fSYS = 40 MHz, the finest output pulse width
resolution is 50 ns). With the full 16 bits of resolution and the MCPSM set to divide by two, the period of
the output signal can range from 3.276 ms to 6.71 s (assuming fSYS = 40 MHz).
By reducing the amount of bits of resolution, the output signal period can be reduced. For example, the
period can be as fast as 204.8
s (4882 Hz) with 12 bits of resolution, as fast as 12.8 s (78.125 KHz) with
eight bits of resolution, and as fast as 3.2
s (312.5 KHz) with six bits of resolution (still assuming a fSYS
= 40 MHz and the MCPSM set to divide by two).
The MPWMSM is composed of:
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PDF描述
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