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參數(shù)資料
| 型號(hào)： | MPC5602PEFMLL |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 1.40 MM HEIGHT, 0.50 MM PITCH, MS-026BED, LQFP-100 |
| 文件頁(yè)數(shù)： | 48/72頁(yè) |
| 文件大?。?/td> | 661K |
| 代理商： | MPC5602PEFMLL |
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MPC560xP Datasheet Data Sheet, Rev. 1
Preliminary—Subject to Change Without Notice
Freescale Semiconductor
52
3.16.3
IEEE 1149.1 Interface timing
Figure 14. JTAG test Clock input Timing
Table 32. JTAG Pin AC Electrical Characteristics
No.
Symbol
Parameter
Conditions
Min Max Unit
1tJCYC
TBD TCK cycle time
100
—
ns
2tJDC
TBD TCK clock pulse width (measured at VDD_HV_IOx/2)
40
60
ns
3tTCKRISE
TBD TCK rise and fall times (40% - 70%)
—
3
ns
4tTMSS, tTDIS TBD TMS, TDI data setup time
5
—
ns
5tTMSH, tTDIH TBD TMS, TDI data hold time
25
—
ns
6tTDOV
TBD TCK low to TDO data valid
—
20
ns
7tTDOI
TBD TCK low to TDO data invalid
0
—
ns
8tTDOHZ
TBD TCK low to TDO high impedance
—
20
ns
11
tBSDV
TBD TCK falling edge to output valid
—
50
ns
12
tBSDVZ
TBD TCK falling edge to output valid out of high impedance
—
50
ns
13
tBSDHZ
TBD TCK falling edge to output high impedance
—
50
ns
14
tBSDST
TBD Boundary scan input valid to TCK rising edge
50
—
ns
15
tBSDHT
TBD TCK rising edge to boundary scan input invalid
50
—
ns
TCK
1
2
3
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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