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參數(shù)資料
| 型號(hào)： | ML671000 |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 24 MHz, RISC MICROCONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, 0.50 MM PITCH, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 260/303頁 |
| 文件大?。?/td> | 1395K |
| 代理商： | ML671000 |
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Contents-2
3.5.
Standby Modes....................................................................................................................3-10
3.5.1.
HALT Mode ..................................................................................................................3-10
3.5.2.
STOP Mode...................................................................................................................3-11
3.6.
Clock Supply Delay.............................................................................................................3-12
Chapter 4
Interrupt Controller
4.1. Overview ..................................................................................................................................4-2
4.1.1. Block Diagram ....................................................................................................................4-3
4.1.2. Pins......................................................................................................................................4-4
4.1.3. Control Registers.................................................................................................................4-4
4.2. Interrupt Sources ......................................................................................................................4-5
4.2.1. External FIQ Interrupt Requests..........................................................................................4-5
4.2.2. External Interrupt Requests .................................................................................................4-5
4.2.3. Internal Interrupt Requests ..................................................................................................4-5
4.2.4. Interrupt Sources, Interrupt Numbers, and Control Registers .............................................4-6
4.3. Detailed Control Register Descriptions ....................................................................................4-8
4.3.1. Interrupt Number Register (INR) ........................................................................................4-8
4.3.2. Current Interrupt Level Register (CILR).............................................................................4-8
4.3.3. Interrupt Request Level Register (IRLR) ............................................................................4-9
4.3.4. External FIQ Control Register (EFIQCON)........................................................................4-9
4.3.5. External Interrupt Control Register (EIRCON).................................................................4-10
4.3.6. Interrupt Request Registers (IRR0 and IRR1)...................................................................4-10
4.3.7. Interrupt Level Control Registers (ILCONn, n=0 to 5).....................................................4-11
4.4. Interrupt Processing................................................................................................................4-12
4.4.1. External FIQ Interrupts .....................................................................................................4-12
4.4.1.1. Interrupt Sequence ......................................................................................................4-12
4.4.2. External and Internal Interrupts.........................................................................................4-13
4.4.2.1. Interrupt Priority Levels..............................................................................................4-13
4.4.2.2. Interrupt Sequence ......................................................................................................4-14
4.4.2.3. Interrupt Level Control Example ................................................................................4-15
4.5. Sampling Timing for External Interrupt Requests ..................................................................4-17
4.6. Interrupt Latency ....................................................................................................................4-19
4.7. Notes on Processing Interrupts ...............................................................................................4-20
Chapter 5
I/O Ports
5.1.
Overview ...............................................................................................................................5-2
5.1.1.
Control Registers .............................................................................................................5-4
5.2.
Detailed Control Register Descriptions.................................................................................5-5
5.2.1.
Port Output Registers (POn, n=0 to 3).............................................................................5-5
5.2.2.
Port Input Registers (PIn, n=0 to 3).................................................................................5-6
5.2.3.
Port Mode Registers (PMn, n=0 to 3)..............................................................................5-7
5.2.4.
Port Function Selection Registers (PFSn, n=0 to 3) ........................................................5-8
Chapter 6
Time Base Generator
6.1.
Overview ...............................................................................................................................6-2
6.1.1.
Block Diagram.................................................................................................................6-2
6.1.2.
Control Registers .............................................................................................................6-3
6.2.
Detailed Control Register Descriptions.................................................................................6-4
6.2.1.
Watchdog Timer Control Register (WDTCON)..............................................................6-4
6.2.2.
Time Base Control Register (TBGCON).........................................................................6-5
6.3.
Time Base Generator Operation............................................................................................6-6
6.3.1.
Time Base Counter (TBC)...............................................................................................6-6
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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