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參數(shù)資料
| 型號： | ML671000 |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 24 MHz, RISC MICROCONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, 0.50 MM PITCH, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 254/303頁 |
| 文件大小： | 1395K |
| 代理商： | ML671000 |
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ML671000 User’s Manual
Chapter 4 Interrupt Controller
4-5
4.2.
Interrupt Sources
There are two basic interrupt sources: external FIQ interrupt requests generating FIQ exceptions and
external and internal interrupt requests generating IRQ exceptions. External FIQ interrupt requests,
if enabled, always produce FIQ exception requests to the CPU.
External and internal interrupt requests, if enabled, produce IRQ exception requests to the CPU only
if the interrupt level specified for the source is higher than the current interrupt level, the level for
the interrupt currently being processed. If the former is the same as or lower than the latter, the
interrupt request is held pending until the current interrupt level drops below the corresponding
interrupt level.
4.2.1.
External FIQ Interrupt Requests
If the EFIQM bit in the external FIQ control register (EFIQCON) is “0” indicating no masking, a
falling edge in the input signal from the external FIQ interrupt request pin (nEFIQ) produces an FIQ
exception request to the CPU. The CPU only accepts the request, however, if the F bit in its current
program status register (CPSR) is “0.”
In the STOP mode, the trigger is always “L” level input.
4.2.2.
External Interrupt Requests
If the interrupt level specified for the source is higher than the current interrupt level, a falling edge
or “L” level input—the corresponding bits in the external interrupt control register (EIRCON)
specifies which—in an nEIR[7:0] input signal produces an IRQ exception request to the CPU. The
CPU only accepts the request, however, if the I bit in its current program status register (CPSR) is
“0.”
In the STOP mode, the trigger is always “L” level input regardless of the EIRCON setting.
4.2.3.
Internal Interrupt Requests
The following on-chip peripherals generate internal interrupt requests.
USB device controller (USBC)
UART
Serial communications interface (SCI)
Time base generator (TBG)
Timers (TMn, n=0 to 3)
DMA controller (DMAC)
If the interrupt level specified for the interrupt request is higher than the current interrupt level—that
is higher in priority—the interrupt controller sends an IRQ exception request to the CPU. The CPU
only accepts the request, however, if the I bit in its current program status register (CPSR) is “0.”
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