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參數(shù)資料
| 型號(hào)： | ML671000 |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 24 MHz, RISC MICROCONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, 0.50 MM PITCH, PLASTIC, QFP-128 |
| 文件頁(yè)數(shù)： | 2/303頁(yè) |
| 文件大?。?/td> | 1395K |
| 代理商： | ML671000 |
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Contents-6
11.2.32. Endpoint 2 Payload Register (EP2PLD)......................................................................11-31
11.2.33. EP3 Endpoint 3 Control Register (EP3CON)..............................................................11-32
11.2.34. Endpoint 3 Data Toggle Register (EP3TGL) ..............................................................11-33
11.2.35. Endpoint 3 Payload Register Pair (EP3PLDLSB and EP3PLDMSB).........................11-33
11.2.36. Endpoint 0 FIFO Buffer Register (EP0RXFIFO/EP0TXFIFO) ..................................11-34
11.2.37. Endpoint 1 FIFO Buffer Register (EP1RXFIFO/EP1TXFIFO) ..................................11-34
11.2.38. Endpoint 2 FIFO Buffer Register (EP2RXFIFO/EP2TXFIFO) ..................................11-34
11.2.39. Endpoint 3 FIFO Buffer Register (EP3RXFIFO/EP3TXFIFO) ..................................11-35
11.2.40. Wake-up Control Register (AWKCON)......................................................................11-35
11.3. Paired FIFO buffers Operation..........................................................................................11-36
11.3.1. Bulk (Interrupt) Transfers............................................................................................11-36
11.3.2. Isochronous Transfers..................................................................................................11-37
11.4. DMA Transfer Control......................................................................................................11-39
11.4.1. Transfer Request Conditions .......................................................................................11-39
11.4.2. Transfer Request Timing .............................................................................................11-40
11.5. Power Conservation Function ...........................................................................................11-41
11.6. Usage Notes ......................................................................................................................11-42
Chapter 12
External Memory Controller (XMC)
12.1. Overview .............................................................................................................................12-2
12.1.1. Block Diagram...............................................................................................................12-3
12.1.2. Pins ................................................................................................................................12-5
12.1.3. Control Registers ...........................................................................................................12-6
12.1.4. Address Space ...............................................................................................................12-7
12.2. Detailed Control Register Descriptions...............................................................................12-9
12.2.1. Bus Width Control Register (BWCON) ........................................................................12-9
12.2.2. WAIT Input Control Register (WICON).....................................................................12-10
12.2.3. Off Time Control Register (OTCON)..........................................................................12-11
12.2.4. Programmable Wait Control Register (PWCON)........................................................12-12
12.2.5. Bus Access Control Register (BACON) ......................................................................12-13
12.2.6. DRAM Bank 2 Control Register (DR2CON) ..............................................................12-14
12.2.7. DRAM Bank 3 Control Register (DR3CON) ..............................................................12-15
12.2.8. DRAM Bank 2 Access Timing Control Register (AT2CON)......................................12-16
12.2.9. DRAM Bank 3 Access Timing Control Register (AT3CON)......................................12-16
12.2.10. DRAM Bank 2 Programmable Wait Control Register (DW2CON) ............................12-17
12.2.11. DRAM Bank 3 Programmable Wait Control Register (DW3CON) ............................12-17
12.2.12. Refresh Timer Counter (RFTCN)................................................................................12-18
12.2.13. Refresh Cycle Control Register (RCCON) ..................................................................12-18
12.2.14. Refresh Timing Control Register (RTCON)................................................................12-19
12.2.15. Refresh Control Register (RFCON).............................................................................12-20
12.3. Accessing Address Space ..................................................................................................12-22
12.3.1. Data Bus Width ...........................................................................................................12-22
12.3.2. Accessing Bank 0/1 External Memory Space ..............................................................12-23
12.3.2.1. Basic Access ..........................................................................................................12-23
12.3.2.2. Wait Cycles............................................................................................................12-24
12.3.2.3. Half-Word Access..................................................................................................12-25
12.3.3. Accessing Bank 2/3 External Memory (DRAM) Space ..............................................12-26
12.3.3.1. Address Multiplexing.............................................................................................12-26
12.3.3.2. Basic Access ..........................................................................................................12-27
12.3.3.3. Wait Cycles............................................................................................................12-28
12.3.3.4. Half-Word Access..................................................................................................12-32
12.3.3.5. Fast page
(Burst) Access .....................................................................................12-33
12.3.3.6. Refresh Access.......................................................................................................12-33
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