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參數資料
| 型號： | MD80C52XXX-20SCD |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CDIP40 |
| 封裝： | 0.600 INCH, CERAMIC, DIP-40 |
| 文件頁數： | 14/336頁 |
| 文件大?。?/td> | 8801K |
| 代理商： | MD80C52XXX-20SCD |
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110
ATmega16M1/32M1/64M1 [DATASHEET]
8209E–AVR–11/2012
not be visible on the port pin unless the data direction for the pin is set to output (DDR_OCnA = 1). The waveform
generated will have a maximum frequency of f
OCnA = fclk_I/O/2 when OCRnA is set to zero (0x0000). The waveform
frequency is defined by the following equation:
The N variable represents the prescaler factor (1, 8, 64, 256, or 1024).
As for the Normal mode of operation, the TOVn flag is set in the same timer clock cycle that the counter counts
from MAX to 0x0000.
15.9.3
Fast PWM mode
The fast Pulse Width Modulation or fast PWM mode (WGMn3:0 = 5, 6, 7, 14, or 15) provides a high frequency
PWM waveform generating option. The fast PWM differs from the other PWM options by its single-slope operation.
The counter counts from BOTTOM to TOP then restarts from BOTTOM. In non-inverting Compare Output mode,
the Output Compare (OCnx) is set on the compare match between TCNTn and OCRnx, and cleared at TOP. In
inverting Compare Output mode output is cleared on compare match and set at TOP. Due to the single-slope oper-
ation, the operating frequency of the fast PWM mode can be twice as high as the phase correct and phase and
frequency correct PWM modes that use dual-slope operation. This high frequency makes the fast PWM mode well
suited for power regulation, rectification, and DAC applications. High frequency allows physically small sized exter-
nal components (coils, capacitors), hence reduces total system cost.
The PWM resolution for fast PWM can be fixed to 8-bit, 9-bit, or 10-bit, or defined by either ICRn or OCRnA. The
minimum resolution allowed is 2-bit (ICRn or OCRnA set to 0x0003), and the maximum resolution is 16-bit (ICRn or
OCRnA set to MAX). The PWM resolution in bits can be calculated by using the following equation:
In fast PWM mode the counter is incremented until the counter value matches either one of the fixed values
0x00FF, 0x01FF, or 0x03FF (WGMn3:0 = 5, 6, or 7), the value in ICRn (WGMn3:0 = 14), or the value in OCRnA
(WGMn3:0 = 15). The counter is then cleared at the following timer clock cycle. The timing diagram for the fast
PWM mode is shown in Figure 15-7. The figure shows fast PWM mode when OCRnA or ICRn is used to define
TOP. The TCNTn value is in the timing diagram shown as a histogram for illustrating the single-slope operation.
The diagram includes non-inverted and inverted PWM outputs. The small horizontal line marks on the TCNTn
slopes represent compare matches between OCRnx and TCNTn. The OCnx Interrupt Flag will be set when a com-
pare match occurs.
Figure 15-7. Fast PWM mode, timing diagram.
f
OCnA
f
clk_I/O
2 N
1
OCRnA
+
---------------------------------------------------
=
R
FPWM
TOP
1
+
log
2
log
-----------------------------------
=
TCNTn
OCRnx/TOP update and
TOVn interrupt flag set and
OCnA interrupt flag set
or ICFn interrupt flag set
(interrupt on TOP)
1
7
Period
2
3
4
5
6
8
OCnx
(COMnx1:0 = 2)
(COMnx1:0 = 3)
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