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參數(shù)資料
| 型號(hào)： | MD80C52XXX-20SCD |
| 廠商： | ATMEL CORP |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CDIP40 |
| 封裝： | 0.600 INCH, CERAMIC, DIP-40 |
| 文件頁(yè)數(shù)： | 101/336頁(yè) |
| 文件大?。?/td> | 8801K |
| 代理商： | MD80C52XXX-20SCD |
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ATmega16M1/32M1/64M1 [DATASHEET]
8209E–AVR–11/2012
Figure 7-3.
On-chip data SRAM access cycles.
7.4
EEPROM data memory
The Atmel ATmega16M1/32M1/64M1 contains 512B/1K/2K bytes of data EEPROM memory. It is organized as a
separate data space, in which single bytes can be read and written. The EEPROM has an endurance of at least
100,000 write/erase cycles. The access between the EEPROM and the CPU is described in the following, specify-
ing the EEPROM Address Registers, the EEPROM Data Register, and the EEPROM Control Register.
For a detailed description of SPI and Parallel data downloading to the EEPROM, see “Serial downloading” on page
289 , and “Parallel programming parameters, pin mapping, and commands” on page 278 respectively.
7.4.1
EEPROM read/write access
The EEPROM Access Registers are accessible in the I/O space.
The write access time for the EEPROM is given in Table 7-2 on page 23. A self-timing function, however, lets the
user software detect when the next byte can be written. If the user code contains instructions that write the
EEPROM, some precautions must be taken. In heavily filtered power supplies, V
CC is likely to rise or fall slowly on
power-up/down. This causes the device for some period of time to run at a voltage lower than specified as mini-
mum for the clock frequency used. See “Preventing EEPROM corruption” on page 19 for details on how to avoid
problems in these situations.
In order to prevent unintentional EEPROM writes, a specific write procedure must be followed. Refer to the
description of the EEPROM Control Register for details on this.
When the EEPROM is read, the CPU is halted for four clock cycles before the next instruction is executed. When
the EEPROM is written, the CPU is halted for two clock cycles before the next instruction is executed.
7.4.2
Preventing EEPROM corruption
During periods of low V
CC, the EEPROM data can be corrupted because the supply voltage is too low for the CPU
and the EEPROM to operate properly. These issues are the same as for board level systems using EEPROM, and
the same design solutions should be applied.
An EEPROM data corruption can be caused by two situations when the voltage is too low. First, a regular write
sequence to the EEPROM requires a minimum voltage to operate correctly. Secondly, the CPU itself can execute
instructions incorrectly, if the supply voltage is too low.
EEPROM data corruption can easily be avoided by following this design recommendation:
clk
WR
RD
Data
Address
Address valid
T1
T2
T3
Compute address
Read
Wr
ite
CPU
Memory access instruction
Next instruction
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