參數(shù)資料
型號: MCIMX357DJQ5CR2
廠商: Freescale Semiconductor
文件頁數(shù): 116/147頁
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描述: MULTIMEDIA PROCESSOR 400-MAPBGA
標準包裝: 1,000
系列: i.MX35
核心處理器: ARM11
芯體尺寸: 32-位
速度: 532MHz
連通性: 1 線,CAN,EBI/EMI,以太網,I²C,MMC,SPI,SSI,UART/USART,USB OTG
外圍設備: DMA,I²S,LCD,POR,PWM,WDT
輸入/輸出數(shù): 96
程序存儲器類型: ROMless
RAM 容量: 128K x 8
電壓 - 電源 (Vcc/Vdd): 1.33 V ~ 1.47 V
振蕩器型: 外部
工作溫度: -20°C ~ 70°C
封裝/外殼: 400-LFBGA
包裝: 帶卷 (TR)
i.MX35 Applications Processors for Industrial and Consumer Products, Rev. 10
Freescale Semiconductor
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of the DISPB_D3_CLK signal and active-low polarity of the DISPB_D3_HSYNC, DISPB_D3_VSYNC
and DISPB_D3_DRDY signals.
Figure 48. TFT Panels Timing Diagram—Horizontal Sync Pulse
Figure 49 depicts the vertical timing (timing of one frame). All figure parameters shown are
programmable.
Figure 49. TFT Panels Timing Diagram—Vertical Sync Pulse
Table 55 shows timing parameters of signals presented in Figure 48 and Figure 49.
Table 55. Synchronous Display Interface Timing Parameters—Pixel Level
ID
Parameter
Symbol
Value
Units
IP5
Display interface clock period
Tdicp
Tdicp1
ns
IP6
Display pixel clock period
Tdpcp
(DISP3_IF_CLK_CNT_D + 1)
× Tdicp
ns
IP7
Screen width
Tsw
(SCREEN_WIDTH + 1)
× Tdpcp
ns
IP8
HSYNC width
Thsw
(H_SYNC_WIDTH + 1)
× Tdpcp
ns
DISPB_D3_HSYNC
DISPB_D3_DRDY
DISPB_D3_DATA
DISPB_D3_CLK
IP7
IP9
IP10
IP8
Start of line
IP5
IP6
IP14
DISPB_D3_VSYNC
DISPB_D3_HSYNC
DISPB_D3_DRDY
Start of frame
End of frame
IP12
IP15
IP13
IP11
相關PDF資料
PDF描述
S912XDQ256F1MAG IC MCU 16BIT 256KB FLASH 144LQFP
B37987M5683K051 CAP CER 0.068UF 50V 10% RADIAL
GRM31MR71E105MA01L CAP CER 1UF 25V 20% X7R 1206
S912XHZ512F1MAG IC MCU 16BIT 512KB FLASH 144LQFP
MC9S12XEG128MAA MCU 16BIT 128K FLASH 80-QFP
相關代理商/技術參數(shù)
參數(shù)描述
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