參數(shù)資料
型號： MCIMX31CVMN4C
廠商： Freescale Semiconductor
文件頁數(shù)： 34/108頁
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描述： IC MPU MAP I.MX31 473-MAPBGA
標準包裝： 84
系列： i.MX31
核心處理器： ARM11
芯體尺寸： 32-位
速度： 400MHz
連通性： 1 線，ATA，EBI/EMI，F(xiàn)IR，I²C，MMC/SD，PCMCIA，SIM，SPI，SSI，UART/USART，USB，USB OTG
外圍設備： DMA，LCD，POR，PWM，WDT
程序存儲器類型： ROMless
RAM 容量： 16K x 8
電壓 - 電源 (Vcc/Vdd)： 1.22 V ~ 3.3 V
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 473-LFBGA
包裝： 托盤
Electrical Characteristics
MCIMX31C/MCIMX31LC Technical Data, Rev. 4.3
Freescale Semiconductor
31
4.3.8
DPLL Electrical Specifications
The three PLL’s of the MCIMX31C (MCU, USB, and Serial PLL) are all based on same DPLL design.
The characteristics provided herein apply to all of them, except where noted explicitly. The PLL
characteristics are provided based on measurements done for both sources—external clock source (CKIH),
and FPM (Frequency Pre-Multiplier) source.
4.3.8.1
Electrical Specifications
Table 28 lists the DPLL specification.
Table 27. CSPI Interface Timing Parameters
ID
Parameter
Symbol
Min
Max
Units
CS1
SCLK Cycle Time
tclk
60
—
ns
CS2
SCLK High or Low Time
tSW
30
—
ns
CS3
SCLK Rise or Fall
tRISE/FALL
—7.6
ns
CS4
SSx pulse width
tCSLH
25
—
ns
CS5
SSx Lead Time (CS setup time)
tSCS
25
—
ns
CS6
SSx Lag Time (CS hold time)
tHCS
25
—
ns
CS7
Data Out Setup Time
tSmosi
5—
ns
CS8
Data Out Hold Time
tHmosi
5—
ns
CS9
Data In Setup Time
tSmiso
6—
ns
CS10
Data In Hold Time
tHmiso
5—
ns
CS11
SPI_RDY Setup Time1
1 SPI_RDY is sampled internally by ipg_clk and is asynchronous to all other CSPI signals.
tSRDY
——
ns
Table 28. DPLL Specifications
Parameter
Min
Typ
Max
Unit
Comments
CKIH frequency
15
261
752
MHz
—
CKIL frequency
(Frequency Pre-multiplier (FPM) enable mode)
—
32; 32.768, 38.4
—
kHz FPM lock time
≈ 480 s.
Predivision factor (PD bits)
1
—
16
—
PLL reference frequency range after Predivider
15
—
35
MHz 15
≤ CKIH frequency/PD ≤ 35 MHz
15
≤ FPM output/PD ≤ 35 MHz
PLL output frequency range:
MPLL and SPLL
UPLL
52
190
—
400
240
MHz
—
Maximum allowed reference clock phase noise.
—
± 100 ps
—
Frequency lock time
(FOL mode or non-integer MF)
—
398
—
Cycles of divided reference clock.
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PDF描述
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