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參數(shù)資料
| 型號： | MCF5232CAB80 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Integrated Microprocessor Hardware Specification |
| 中文描述： | 集成的微處理器，硬件規(guī)格 |
| 文件頁數(shù)： | 38/46頁 |
| 文件大?。?/td> | 988K |
| 代理商： | MCF5232CAB80 |
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MCF523x Integrated Microprocessor Hardware Specification, Rev. 2
Preliminary Electrical Characteristics
Freescale Semiconductor
38
7.10.2
MII Transmit Signal Timing (ETXD[3:0], ETXEN, ETXER, ETXCLK)
Table 19
lists MII transmit channel timings.
The transmitter functions correctly up to a ETXCLK maximum frequency of 25 MHz +1%. The processor
clock frequency must exceed twice the ETXCLK frequency.
Figure 20
shows MII transmit signal timings listed in
Table 19
.
Figure 20. MII Transmit Signal Timing Diagram
7.10.3
MII Async Inputs Signal Timing (ECRS and ECOL)
Table 20
lists MII asynchronous inputs signal timing.
Figure 21
shows MII asynchronous input timings listed in
Table 20
.
Figure 21. MII Async Inputs Timing Diagram
Table 19. MII Transmit Signal Timing
Num
Characteristic
Min
Max
Unit
M5
ETXCLK to ETXD[3:0], ETXEN, ETXER invalid
5
—
ns
M6
ETXCLK to ETXD[3:0], ETXEN, ETXER valid
—
25
ns
M7
ETXCLK pulse width high
35%
65%
ETXCLK period
M8
ETXCLK pulse width low
35%
65%
ETXCLK period
Table 20. MII Async Inputs Signal Timing
Num
Characteristic
Min
Max
Unit
M9
ECRS, ECOL minimum pulse width
1.5
—
ETXCLK period
M6
ETXCLK (input)
ETXD[3:0] (outputs)
ETXEN
ETXER
M5
M7
M8
ECRS, ECOL
M9
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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